Time-to-digital converter (TDC) has become increasingly more important with the advent of digital-friendly mixed-signal and analog circuits such as all-digital PLL/DLLs and time-domain ADCs. In a all-digital PLL(ADPLL) and a time-domain ADC, many analog-intensive circuits are replaced by TDC and digital intensive circuits. These circuits are well suited for nanometer CMOS technology, and even can be synthesis like digital circuits. Compared with a ADC, a TDC quantizes input time-signal and conducts signal processing in time-domain, which has benefits from nano-scale CMOS technology with fast transition but low supply voltage. In order to improve the performance of digital-friendly mixed-signal and analog circuits, much effort was put into improving the TDC’s time resolution to below sub-gate delay and conversion rate to above tens of Msps, resulting in a high-speed and high-resolution TDC. Recent innovations in achieving high-speed and high-resolution TDC include time-amplifiers (TAs). The function of TA is same as the amplifier in voltage-domain, amplifying small time-input with large enough to process further. Using these TAs, two-step, pipelined, and cyclic TDC are introduced. However, the gain of these TAs is unpredictable due to meta-stability and thus requires calibration for improved linearity. Although there exists a TA that does not use meta-stability but use different propagation delay in variable delay cells, it still suffers from linearity and requires calibration.
Employing these time-amplifiers (TAs), many TDCs have recently been proposed, such as two-step [22,29], cyclic [25], and asynchronous pipeline [30] TDCs. While these methods look to mimic the operations of their ADC counterparts, a critical flaw is that register in time- domain is absent and thus pipelining cannot be achieved. For example, [21-29] are all based on an asynchronous operation, where input propagates through the delay cells without being stopped and thus they cannot operate in a pipelined manner. Although having more than one input in the TDC is achieved by asynchronous operation [30], it requires off-chip retiming circuit that needs manual adjustment to gather the output codes.
In this thesis, a novel pulse-train time amplifier is proposed that solves some of the important issues found in previous time amplifiers. Our proposed time amplifier achieves accurate gain and is programmable. It also achieves wide input linear range. Using the proposed pulse-train time amplifier, a 7-bit two-step TDC is implemented. The proposed TDC exploits repetitive pulses with gated delay-lines for a calibration-free and programmable time amplification and quantization. The prototype chip fabricated in 65nm CMOS process achieves 3.75ps of time resolution at 200MS/s while consuming 3.6mW and occupying 0.02mm^2. Compared with previously reported TDCs, the proposed TDC achieves the fastest conversion rate and the best FoM without any calibration. Also, we present an all-digital true synchronous pipelined TDC enabled by a time-register that is capable of holding and adding time information with a clock and thus is able to synchronize all the pipeline stages. Result is a 9-bit 250Msps TDC that achieves state-of-the-art FoM without any calibration.
최근 CMOS 공정이 발달하면서 Analog-Intensive한 회로에서 벗어나 Digital-friendly한 혼성회로 및 아날로그의 연구가 활발히 이루어지고 있습니다. 그 중에 한 분야로 Time-domain 신호처리 기술이 각광을 받고 있습니다. 이는 기존의 Voltage-domain 신호처리와는 달리 시간 기반에서 신호를 정의 및 연산하는 방법으로서 기존의 디지털 회로와 유사성을 갖고 있습니다.
Time-to-Digital Converter(TDC)는 Time-domain 신호처리의 대표적인 회로로서 입력된 시간 정보를 양자화 하는 역할을 합니다. 이는 기존 Voltage-domain 신호처리 방식에서의 Analog-to-Digital Converter(ADC)와 개념적으로 동일한 것으로, 입력 신호가 전압이 아닌 시간이라는 차이점이 있습니다. 하지만 기존의 Voltage-domain에서는 신호처리의 방식에 대한 연구가 많이 이루어져서 덧셈기, 뺄셈기, 증폭기 등 다양한 기본 회로들을 이용한 고성능의 ADC가 존재하고 있는 반면, Time-domain에서는 그 연구가 매우 미약한 상황입니다. 따라서 본 연구에서는 Time-domain에서의 다양한 기본 Building-Block들을 설계하고, 이를 이용하여 TDC의 성능을 최대화하는 연구를 진행하였습니다.
Time-domain의 신호처리는 짧은 연구 역사로 인해 그 개념부터 명확히 정립이 되지 않은 상황입니다. 즉, 입출력 신호의 정의와 기본 사칙연산 방법 등 기본적인 개념의 정립에서부터 실제회로 설계에 이르기까지 연구가 매우 미비한 상태입니다. 두 개의 시간 신호가 있을 때, 이 것을 어떻게 더할 것인지, 또는 뺄 것인지부터 시작하여 시간 신호를 어떻게 저장하고 복원할 것인가에 대한 연구가 필요한 상황입니다. 또한 더 나아가 시간 신호를 증폭 하는 방법에서 적분하는 방법까지의 연구가 진행되어야 할 것입니다.
본 연구에서는 먼저 시간 기반에서의 신호의 정의 및 그 속성에 관한 연구를 하였습니다. 전압신호와 비교를 하자면 시간신호는 그 본연의 속성상 시간 축에 기반을 두고 있고 때문에 시간이 지나면 정보가 사라지는 특징이 있습니다. 따라서 시간 신호를 덧셈, 뺄셈 하기 위해서는 먼저 시간 신호를 저장하는 저장기에 관한 연구가 선행되어야 합니다. 이에 본 논문에서는 시간 신호를 저장하고 이를 원하는 시점에서 복원하는 Time-Register를 제안 하였습니다. 이를 이용하여 시간 신호의 덧셈기, 뺄셈기, 저장기를 설계 하였습니다. 두 번째로 시간 신호를 증폭하기 위해서 본 신호를 복사한 Replica들을 만들어내고 이를 하나의 Pulse-Train으로 만들어 증폭하는 Pulse-Train Time-Amplifier를 제안을 하였습니다. 마지막으로 시간 신호 자체의 Discrete한 특징을 이용하여 Time-Register와 덧셈기를 복합하여 Time-Integrator를 제안하였습니다.
위의 세가지 기본 회로(Time-Amplifier, Time-Register, Time-Integrator)를 이용하여 응용회로인 고성능의 TDC를 설계를 하였습니다. 먼저 Time-Amplifier를 이용하여 Coarse TDC의 Residue를 증폭하여 Fine TDC로 이를 다시 한번 양자화하는 Two-Step TDC를 설계를 하였습니다. 이를 통해 기존의 발표된 TDC보다 가장 고속의 동작을 하는 TDC를 만들어 낼 수 있었고, 변환효율(FoM) 또한 최고의 효율을 얻을 수 있었습니다. 두 번째로 Time-Register을 이용하여 각 Stage 간의 동기화를 할 수 가 있기 때문에 True Pipelined TDC를 설계 하였습니다. 여기서는 기본의 발표된 TDC 보다 가장 변환효율이 높고 고해상도의 TDC의 성능을 얻게 되었습니다.
