This thesis presents a phase rotator-based CDR with a Kalman gain estimator which achieve the minimum bound of the mean-squared phase-error of a bang-bang (BB) clock-and-data recovery (CDR) circuit under the condition of random phase tracking.
It is hard for a CDR IC to satisfy the jitter tolerance specifications while maintaining low output clock jitter as the data rate increases. It is because the timing requirement tightens with the decreased unit interval whereas the input SNR drops as the front-end bandwidth increases. The jitter tolerance and the recovered clock jitter of a CDR tradeoffs in input SNR-dominated links.
Digital domain BB CDRs are being employed in serial links to overcome large process variations. Since the transfer function of a BB phase detector is nonlinear, the selection of design parameters and performance estimation have been performed empirically, based on behavioral time domain simulation results. However, the optimal phase tracking performance of a BB CDR can be estimated by applying the Kalman gain to a linearized BBPD with the Markov chain method. The effects of demultiplexing, loop latency, and granular jitter are considered in the analysis to reflect reality. The validity of the theoretical analysis is supported by behavioral time domain simulation results.
The proposed phase rotator-based BB CDR recovers data with a minimum-jitter clock and tracks input accumulation jitter with a Kalman gain-based optimum loop bandwidth estimator which adjust a proportional gain. Fabricated in a 0.11um CMOS process with a 1.2V supply, the BB CDR occupies 0.265 and operates at 10Gb/s with a bit error rate of less than . At a 10Gb/s PRBS, the measured jitter in the recovered clock is 5 , and the power consumption is 82mW, wherein 60mW is consumed in the data recovery.
본 논문에서는 칼만 이득 추정기를 이용하여 최소 위상제곱오차를 갖도록 하는 위상회전기를 기반으로 한 CDR에 대하여 연구하였다.
데이터 전송 속도가 빨라짐에 따라 입력 SNR은 프론트 엔드 대역폭 증가로 떨어지는 반면 타이밍 요구조건은 더욱 빠듯해 지기 때문에 지터 허용 오차 사양을 만족시키면서 낮은 출력 클록 지터를 갖는 CDR IC를 설계하는 것이 어려워지고 있다. 입력 SNR이 지배적인 연결에서 지터 허용 오차와 복원된 클록의 지터는 서로 상충관계에 있다.
디지털 도메인에 적합하도록 설계된 bang-bang 위상 검출기를 사용한 BB CDR은 다양한 공정 변화를 극복하기 위해 시리얼 링크 CDR 디자인에 점차 많이 사용되고 있다. Bang-bang 위상 검출기의 전달함수가 비선형이기 때문에 디자인 매개변수 선택 및 성능 평가는 시간 영역 시뮬레이션 결과를 통해서 경험적으로 수행되어왔다. 그러나, BB CDR의 최적 추적 성능은 마르코프 체인 방식으로 선형화된 bang-bang 위상 검출기에 칼만 이득을 적용함으로써 추정할 수 있다. 현실성을 반영하기 위해 역다중화 효과, 루프 지연시간, 세분화 지터의 효과를 이론적인 분석에서 고려하였으며, 시간 영역 시뮬레이션을 통해 이론적인 분석의 타당함 검증하였다.
제안된 위상 회전기 기반의 BB CDR은 칼만 이득 기반의 최적 루프 대역폭 추정기를 이용하여 루프 이득을 조정함으로써 최소 지터를 가지는 클록을 데이터와 함께 복원하는 기능을 가진다. 10Gb/s의 속도를 가지는 데이터를 복원하도록 설계되었으며, 0.11um CMOS 공정으로 전체 면적은 0.265 를 가지도록 제작되었다. 10Gb/s PRBS를 이용하여 측정하였을 때 이하의 비트에러율을 가졌고, 복원된 클록에서 5 의 지터가 관찰되었다. 1.2V 전원으로 동작하며 전체 전력소모는 82mW이고 그 중에서 데이터를 복원하는데 60mW파워를 소모한다.
