Nowadays, in order to achieve higher density of integrated circuit increases, the design layout of IC is changing quickly from two-dimensional to three-dimensional. The major current focus in three-dimensional integrated circuit (3D IC) is how to connect chips vertically. Among vertical interconnection technologies such as bond wire, flip chip, and through silicon via (TSV), TSV has proven to be a remarkable technological leap to achieve a high level in not only the degree of integration but also in electrical performance.
However, as the number of TSVs is expected to increase dramatically with the demand of high band-width while maintaining low power consumption, testing issues have come to gain much attention. TSV, while it can provide a remarkable leap forward in achieving much denser chip design, fabrication processes still exhibit instability and unreliability as the technology is quite new, and a lot of issues have not been handled and analyzed yet. As was depicted in recently reported data, with increasing number of TSVs, the final yield of the chip is expected to decrease drastically. And since TSVs are expected to be of much importance for the electrical performance of the system in the future, it is essential to test whether TSVs are electrically fully connected without any failure, such as disconnections.
Moreover, as 3D-IC enables the integration of heterogeneous technologies for each sub-system with much less area consumption, many advantages in terms of area consumption and data bandwidth can be brought along. However, since many different logics are integrated very close to one another, a new serious noise coupling issues are raised by the 3D stacking of ICs; namely, vertical noise coupling between stacked-ICs in a mixed signal stacked 3D-IC. Because of the small separatation of only a few tens of μm between each thinned stacked-IC, a signal can be coupled into other ICs via tight near-field coupling, and guaranteeing the performance of each logic becomes extremely difficult.
In this paper, a contactless wafer-level TSV connectivity testing structure that can accurately test TSVs on wafer-level using magnetic coupling is proposed. Since only passive components are used, no active components and additional power consumption are required. Through time and frequency domain simulation and measurement results, we verified that the proposed structures can successfully detect TSV defects. Further, an embedded toroidal current probe, which can accurately measure current without influencing the original current path using magnetic coupling, is proposed. This probe also only uses passive components such as through-hole vias and transmission lines, which makes it viable for high-current measurement, as well as high bandwidth. This probe is again validated through time- and frequency domain simulation and measurement.
시스템의 고속화가 요구되어짐에 와이어 본딩(Wire-bonding) 을 이용한 2차원 공정 기술로는 디지털 신호의 전송 속도를 높이는 것에 한계에 다다르게 되었다. 때문에 초고밀도, 초고성능의 칩의 설계를 위해 2 차원 배치가 아닌 적층 구조의 3차원 반도체 설계의 필요성이 대두되고 있다. 적층 기술 중 한가지로 관통 실리콘 비아(Through Silicon Via) 기술이 등장하였으며, 이 기술은 실리콘 내부를 관통하는 원통형 비아를 삽입함으로써 여러 다이간의 통신 거리를 비약적으로 줄이고 파워를 절약할 수 있게 되었다. 여러 장점들에도 불구하고 관통 실리콘 비아 공정 자체의 불확실성과 수 마이크로미터의 짧은 거리 내에 집적 되어 있는 여러 다이 간의 커플링 등 여러 가지 해결해야 할 문제들이 여전히 존재하며, 이와 같은 다양한 결함 등으로 인해 전기적 특성이 안 좋아지게 되어 신호 전송에 안 좋은 영향을 미치게 된다.
본 연구에서는 관통 실리콘 비아 공정의 불확실성과 다이들의 올바른 동작을 검사하기 위해 물리적 스트레스를 가하지 않는 자계 결합을 이용한 비접촉식 테스트 구조들과 방법론을 제시하고, 이를 시뮬레이션과 측정을 통해서 증명한다. 수동 소자들만 사용하기 때문에 추가의 전력 소모가 없으며, 관통 실리콘 비아의 결함의 개수와 위치를 모두 확인할 수 있는 것이 위의 결과를 통해 검증되었다. 나아가 전류 신호 측정을 위해 제안된 프로브 구조 또한 시뮬레이션과 측정을 통해 성공적으로 전류 신호가 복원이 되는 것이 검증되었다.
결과적으로 본 연구 결과물인 비접촉식 관통 실리콘 비아 연결성 테스트 및 전류 신호 측정을 위한 구조들은 3 차원 반도체의 신뢰도를 높이기 위한 방법으로 널리 쓰일 수 있을 것으로 기대된다.
