Markets continuously require higher speed communication, lower power consumption, and smaller size as time goes on. Now a day, due to importance of mobile devices, many people increasingly focus on energy saving. In conclusion, many recent technologies such as GDDR5, DDR3, QuickPath Interconnect (QPI), and HyperTransport adopt a source synchronous parallel link.
Source synchronous parallel link (SSPL), which is also called as a forwarded-clock architecture, is an architecture that transmits clocks through channels with data. Comparing to an embedded-clock architecture (ECA) which transmits only data through channels, SSPL can achieve low power and a high speed due to high jitter correlation between data and clock. However, in SSPL, latency mismatch between data and clock reduce the jitter correlation especially at high frequency jitter.
Many researches have been investigated to increase the jitter correlation in SSPL. Recently, many papers have focused on an injection-locked oscillator (ILO) because it can increase jitter correlation by filtering high frequency jitter with small overhead. However, (1) ILO has intrinsic two dependency problems that limit the jitter performance: jitter tracking bandwidth (JTB) versus clock de-skew and JTB versus a required VCO tuning range for 1UI de-skew. (2) Clock jitter filters including the ILO are susceptible to power noise as the latency mismatch between data and clock increases. (3) Finally, high frequency jitter at ILO is not totally removed by ILO but replaced by phase noise of the free running oscillator. This thesis proposes two novel SSPL receivers
At first, a receiver without the two dependency problems is proposed. The optimal JTB for a clock jitter filter is analyzed to maximize the jitter correlation between data and clock. The proposed receiver achieves the optimal JTB and optimal de-skew related to the dynamic timing margin and the static timing margin simultaneously. The proposed receiver can optimize dynamic phase margin over wide range JTB without increasing injection strength in ILO, which implies the receiver can optimize jitter correlation in various applications using small VCO tuning range of ILO. The wide VCO tuning range requirement is directly related to high phase noise and high power consumption in ILO. In addition to the independencies in ILO, this thesis reveals a jitter filtering ability, for the first time, in an open-loop multiphase generator (OLMG) that is used in the proposed receiver.
A second novel receiver robust against power noise and with the increased high frequency jitter correlation is proposed. Different from using only the clock jitter filter, the proposed data jitter mixing (DJM) receiver increases jitter correlation between data and clock by mixing data jitter to the filtered clock. By placing the ILO in the front side, the receiver can track low frequency jitter with large amplitude. After the ILO, the novel receiver places a data jitter mixer (DJM) increasing high frequency jitter correlation which is not tracked by the first stage ILO. Therefore, in virtue of DJM, the proposed receiver can increase jitter correlation even in high frequency jitter, and is robust against power noise and phase noise added from clock distribution network and ILO.
IT 기술의 눈부신 발전과 함께, 사람들은 점점 더 빠르고 선명하지만 작은 IT 기기들을 요구하고 있습니다. 또한, 최근 스마트폰과 같은 mobile 기기들의 강세로 Energy saving에 대해 사람들의 관심이 증가하고 있습니다. 그 결과 GDDR5, DDR3, QuickPath Interconnect (QPI), HyperTransport 등과 같은 최신 기술의 I/O Interface에서 clock을 data와 함께 전송하는 source synchronous parallel link를 사용하고 있습니다.
Forwarded-clock architecture (FCA)라고도 불리는 source synchronous parallel link (SSPL)는 embedded-clock architecture (ECA)와 비교하여 중요한 장점을 가집니다. 적은 resource로 data와 clock의 동기(synchronization)를 맞출 수 있으며, data와 clock 사이에 높은 jitter correlation을 얻을 수 있기 때문에 low power와 high speed를 동시에 가져갈 수가 있습니다. 하지만 이러한 FCA가 가지는 높은 jitter correlation의 장점을 희석시키는 요인들이 존재합니다. 본 연구에서는 이러한 문제를 분석을 통해 밝히고, FCA에서 data와 clock 사이의 jitter correlation을 최대화하는 연구를 진행하였습니다.
SSPL에서는 크게 다음과 같은 두 가지 issue들이 존재합니다. 첫 번째로 data와 clock 사이의 static phase offset을 제거하여 data의 center를 clock으로 정확히 sampling 하도록 하는 것입니다. 두 번째로 data와 clock 사이의 jitter correlation을 향상시켜 dy-namic phase offset (jitter)으로 인해 저하되는 timing margin을 최대화 하는 것입니다. 하지만 FCA에서 data와 clock channel의 비율을 5:1 ~ 32:1 등으로 application에 따라 선택을 해야 하는데, 하나의 clock으로 많은 data를 복원하기 때문에 data와 clock 사이의 latency가 불가피하게 발생하게 됩니다. 이러한 data와 clock 사이의 latency mis-match는 주로 high frequency jitter에 문제를 야기시켜 data 복원을 방해하게 됩니다. 본 연구에서는 SSPL에서 가장 큰 장점인data와 clock간의 jitter correlation을 최대화 하는 방법을 포함하는 두 가지 type의 receiver를 제안하였습니다.
첫 번째 receiver는 high frequency jitter를 제거하는 clock jitter filter에 대한 연구입니다. Jitter filtering을 통해 data와 clock 사이의 jitter correlation을 최대화하는 방법에 대해 고민하였습니다. 수신단에서 최근 low power로 high speed를 달성하기 위해 injection-locked oscillator (ILO)를 활용한 SSPL이 활발히 연구되고 있습니다. 하지만 기존에 나와있는 ILO를 활용한 receiver들은 dynamic phase offset (jitter)과 static phase offset 사이에 tradeoff가 존재한다는 단점이 있습니다. 저는 이 tradeoff를 제거하여 수신단에서 static phase와 dynamic phase에 대한 최적화를 도모하였습니다. 또한 기존의 ILO에서는 wide range JTB 를 달성하기 위해서, 1UI de-skew를 control하기 위한 VCO tuning range가 넓어야만 한다는 dependency도 존재했습니다. 하지만 본 연구에서 제안하는 receiver는 이러한 dependency도 제거하여 적은 VCO tuning range만을 사용하여 wide range JTB를 달성할 수 있었습니다. 이 외에 정확한 multiphase generation, open-loop multiphase generator의 jitter filtering 분석, 그리고 optimal JTB에 대한 분석을 새롭게 제시하였습니다.
SSPL에서 jitter correlation을 향상시키기 위해 현재까지 크게 latency rejection과 jitter filtering의 두 가지 방법이 제안되어 왔습니다. Latency rejection은 수신단에서 발생되는 latency를 보상하기 위해 송신단에 같은 latency를 가지는 delay cell을 배치하는 방법입니다. 하지만 이러한 방법은 power noise에 취약한 delay cell이 많다는 단점을 가집니다. 반면, jitter filtering의 경우 긴 delay cell이 필요 없다는 장점과 simple하다는 장점을 가지지만, latency가 길어질수록 filtering을 통해 포기해야하는 jitter가 많아진다는 단점 또한 존재합니다. 이러한 두 가지 구조의 단점을 보완할 수 있는 방법으로서 저는 data와 clock 사이에 jitter 정보를 전달하여 jitter correlation을 향상시키는 방법을 포함한 두 번째 data jitter mixing (DJM) receiver를 제안하였습니다.
DJM receiver는 크게 ILO와 DJM으로 구성되어 있습니다. Input단에 먼저 위치한 ILO는 보통 큰 amplitude를 가지는 low frequency jitter를 tracking하며, 그 다음단에 위치한 DJM은 ILO가 tracking하지 못하는 high frequency jitter를 tracking해줌으로써 data와 clock 사이의 jitter correlation을 최대화 할 수 있습니다. 이러한 방법을 사용함으로써 1.92ns의 latency가 존재하는 환경에서 1.22mW/Gb/s의 적은 power를 소모하며 9.6Gb/s의 high speed를 65nm공정에서 달성할 수 있었습니다.
