In these days, high speed communication is more and more important issue for digital system design. In the near future, data transmission speed will be increasing up to several Gbps such as commercial standard SONET, SATA, USB 3.0 and so on. For successful high speed data transmission, bandwidth limitation of designed I/O channel becomes more critical factor than on-chip clock speed. In general development stage, off-chip channel measurement is one of the conventional and effective verification methods about high speed data channel. However, off-chip channel measurement has disadvantage and limitation for completed channel verification. Therefore, enhanced circuit for on-chip signal measurement is suggested for alternative solution of off-chip signal measurement in this paper.
In this paper, we introduce a new on-chip signal integrity analyzer (OSIA) circuit for the measurement and analysis of package-level eye diagrams in high-speed serial links. High resolution (5 mV and 5 ps) of the proposed OSIA circuit provides the most accurate package-level eye diagram up to a 12.5 Gbps data rate. The developed test chip adopts the improved data acquisition method to remove the additional replica transmitter and the additional data sampler circuit to reduce the design complexity. This scheme also makes it possible to achieve low power consumption (111 mW) and a small area overhead (235 um x 310 um) for each differential I/O pin using a 0.18-um CMOS process. Furthermore, we monitored and investigated the eye diagram distortion effects due to package-level crosstalk, simultaneous switching noise (SSN) coupling to signal line, an embedded passive equalizer, and SSN coupling on the proposed OSIA circuit from external noise source.
Another issue is to develop the new passive equalizer for compensating the frequency dependent loss and to verify the performance of that equalizer using OSIA circuit. Therefore, a wideband continuous-time passive equalizer using embedded cavity structure is proposed which is more compact in size and low-cost in processing. The proposed passive equalizer is composed of a lumped resistor and capacitance of cavity structure, which is caused by a channel parasitic component, such as a package ball pad. The equalizer design using a capacitance of the embedded cavity structure offers the advantages of reducing the additional occupied printed circuit board (PCB) area and of implementing a small-sized equalizer with a large capacitance in high density system. When the data rate is 12.5Gbps with a 40cm transmission line on printed circuit board (PCB), the measured eye diagram was successfully demonstrated with a significant improvement in the eye opening of 81.1 mV and timing jitter of 28.7 ps.
최근 고속 데이터 통신은 디지털 시스템 디자인에서 점점 더 중요해지고 있다. 가까운 미래에는 SONET, SATA, USB 3.0과 같은 표준에서 데이터 전송 속도가 수 Gbps 이상으로 증가하게 될 것이다. 성공적인 고속 데이터 전송을 위해서는 온 칩에서의 클럭 속도보다는 입출력단의 대역폭 제한이 좀 더 필수적인 요소가 되었다. 일반적인 개발 단계에서, 오프 칩 채널을 측정하는 것은 고속 데이터 채널에 대해서 관습적이고, 효과적인 검증 방법 중에 하나이다. 그러나, 오프칩 채널 측정 방법은 완벽한 채널 검증을 위해서는 한계와 단점이 있게 된다. 그러므로 본 논문에서는 온칩 신호 측정을 위한 향상된 회로가 기존의 오프칩 측정 방법을 대체하기 위한 방법으로 제안 되었다.
이 논문에서는 고속 시리얼 링크에서 패키지 레벨의 eye diagram을 측정하고 분석하기 위해서 새로운 온칩 신호 무결성 분석(OSIA) 회로를 소개한다. 높은 해상도(5mv & 5ps)를 갖는 제안한 OSIA 회로는 12.5Gbps까지의 가장 정확한 패키지 레벨의 eye diagram을 제공 할 수 있다. 만들어진 테스트 칩은 추가적인 복제 송신부가 필요 없는 향상된 데이터 수집 방법을 채택하고, 데이터 sampler 회로를 제거하여 디자인 복잡도를 낮추었다. 또한, 이렇게 제안된 OSIA는 0.18um의 CMOS 프로세스를 이용하였고, 차동 입출력에 적용할 수 있도록 설계되었다. 그 결과 오직 111mW의 적은 파워소모와 235um x 310um 정도의 적은 면적을 차지한다. 게다가, 우리는 제안한 OSIA를 이용하여 다양한 케이스의 패키지 레벨 eye diagram을 관찰 하고, 모니터링을 한다. 본 논문에서는 그 예로 패키지 레벨의 크로스톡 현상, 파워 그라운드의 동시 스위칭 노이즈의 커플링 현상, 패키지의 내장 수동형 이퀄라이저의 효과, OSIA 회로 자체의 노이즈 커플링에 의한 eye diagram의 변화와 같은 케이스들을 디자인하고, 측정하여 그 결과를 분석하였다.
또 다른 문제로는 OSIA로는 실제 채널에서의 다양한 문제에 대해서 측정하고 분석할 수 있지만 그 문제를 해결하기 위해서 다른 접근이 필요하다. 그 중에서도 채널의 주파수 의존 손실을 어떻게 보상할 것인지가 중요하다. 본 논문에서는 넒은 대역폭을 갖고, 내장형 소자들을 이용하여 수동형 이퀄라이저를 제안하고, OSIA 회로를 이용하여 그 성능을 측정 및 분석하였다. 제안한 이퀄라이저는 작은 면적과 적은 비용으로 구현 가능하다. 또한 lumped 저항 소자와 Cavity 구조에서 발생하는 캐패시턴스로 구성되어 있다. 이러한 Cavity 구조는 패키지 볼 패드와 같은 구조에서 발생할 수 있고, 이러한 기생 캐패시턴스를 이용하여 이퀄라이저를 만들 경우 PCB혹은 패키지에서의 소모 면적을 획기적으로 감소 시킬 수 있다. 제안하고 디자인 된 이퀄라이저는 12.5Gbps의 데이터 전송 속도를 가지고 40cm의 transmission line을 지날 경우 81.1mV eye opening과 28.7ps의 지터를 가지고 성공적으로 데이터가 전송되는 것을 확인 하였다.
