Designing a low noise fractional-N digital phase locked loop (DPLL) is quite an issue these days. This paper also presents techniques for good noise performance of fractional-N DPLL. The technique includes increasing reference frequency for low phase noise. Increasing reference frequency reduces divide value. Also higher reference frequency increases operation frequency of delta-sigma modulator (DSM) which is one of the major noise source in fractional-N DPLL. These may lead to better noise performance of DPLL. If DPLL contains oversampling time to digital converter (TDC), increased reference frequency will alleviate its requirements.
In order to increase reference frequency, integer-N type frequency synthesizer based on open loop scheme is implemented. This scheme can lower the phase noise caused by increasing reference frequency. However, it has static mismatch which can bring severe degradation of noise performance. Especially, it causes the reference spur. To solve this problem, benefit from digital scheme can be derived. By adopting adaptive filter, static noise caused by mismatch can be reduced. The proposed DPLL fabricated in 65nm CMOS process.
위상고정루프의 설계는 많은 기기의 성능에 영향을 미친다. 이에 본 논문에서는 디지털 위상고정루프의 저잡음을 위한 방법을 제시하고 있다. 해당 방법의 핵심은 기준 주파수를 증가시키는데 있다. 증가된 기준 주파수는 위상고정루프의 주파수 증가 배수를 줄인다. 또한 위상고정루프의 주요한 잡음 원인 중 하나인 델타-시그마 모듈레이터의 동작 주파수를 증가시켜 잡음을 줄일 수 있도록 한다. 만일 디지털 위상고정루프가 오버샘플링 기반 시간-디지털 변환기를 포함한다면 증가된 기준 주파수는 변환기의 요구조건을 경감시키게 될 것이다.
적은 잡음을 발생시키는 기준 주파수 증가회로를 구성하기 위해 오픈루프를 기반으로 하는 주파수 합성기가 적용되었다. 하지만 이 같은 방법은 공정 제조상의 변화로 인하여 고정적인 오류를 발생시키는데 이것은 큰 잡음을 발생시키는 원인이 된다. 이 문제를 해결하기위해 적응 교정적 디지털 필터를 사용할 수 있다. 제안된 디지털 위상고정루프는 65nm CMOS 공정으로 제작되었다.
