Pulsed latch, a latch driven by a brief clock pulse, has advantage of flip-flop and latch. Pulsed latch based circuit has the convenience of timing verification similiar to flip-flop based circuits, while retaining superior design parameters of latches over flip-flop, such as sequencing overhead, area and power consumption. In ASIC design, pulsed latches are supported by CAD tools only in clock tree synthesis. Current design flow for pulsed latches cannot guarantee load limit of pulse generator and prevent distortion of pulse.
In this thesis, we propose a new design flow which supports pulsed latch from logic synthesis. New design flow can be applied easily to current ASIC design since it is based on current ASIC design flow. We remodel timing model so that pulsed latch is regarded as faster flip-flop during logic synthesis. A new pulse generator which is less sensitive to clock transition is also introduced. We also set load limit of pulse generator to prevent distortion of pulse using clock-to-Q delay (Tcq) of connected latches. For the placement, we propose a new method to set bounding box so that pulsed latches and pulse generator are placed closely. It satisfies all the load limits of pulse generator within 4\% wire length overhead. In addition, to solve hold time violations on scan chain in pulsed latch design, we introduce a new scan latch with delayed output for scan chain. A simple algorithm to use both new scan latch and standard latch together is proposed to reduce hold time violations in scan chain. It can reduce buffer area overhead and total area is reduced by 10%.
Pulsed latch based circuit throuth this design flow achieve 10% improvement in area and 19% improvement in power compared to ASIC circuit based on flip-flop.
펄스 래치는 짧은 펄스 클럭으로 구동되는 래치로 래치의 이점인 적은 파워소모, 적은 면적 그리고 빠른 동작속도를 가지고 있으며 동시에 플립 플롭과 같이 간단한 타이밍 모델은 가진다는 이점을 가지고 있다. 펄스 래치를 오늘날 주문형 반도체를 설계하기 위한 디자인 방법론에서 그대로 적용하고자 한다면, CAD 툴들은 펄스래치를 완벽하게 로직 합성 단계에서부터 지원해주지 못한다. 다만 배치 이후 클럭 트리 합성 단계에서 펄스 래치를 부분적으로 지원해 주고 있다. 또한 이러한 디자인 방법론은 펄스 제네레이터의 최대 로드 캡을 만족하지 못하며 펄스의 변형또한 막지 못한다는 단점이 있다.
본 논문에서는 펄스 래치를 로직 합성 단계에서 부터 클럭 트리 합성 까지 사용할 수 있는 디자인 방법론을 제안하였다. 이 디자인 방법론은 오늘날 사용되는 CAD 툴을 바탕으로 설계되었으므로 오늘날 주문형 반도체 설계 방법에 바로 적용이 가능하다. 먼저 로직 합성단계에서 펄스 래치를 사용할 수 있도록 펄스 래치의 타이밍 모델을 플립 플롭과 같은 방식으로 바꾸어 주었으며 펄스 제네레이터를클럭의 변화폭에 보다 강인하게끔 개선하였다. 또한 펄스를 안전하게 전달하기 위해 펄스 제네레이터에 최대 로드 캡을 제한하였으며 이를 배치 과정에서 고려하게끔 하였다. 펄스 래치들과 펄스 제네레이터를 가깝게 배치하는 방법을 본 논문에서 제안하였으며 이 방법을 통해 모든 펄스 제네레이터의 최대 로드캡이 만족 될 시 총 배선 길이은 약 4\% 정도만이 늘어나는 것을 확인 하였다. 또한 스캔 체인에서 발생하는 홀드 타임 문제를 해결하기 위해 스캔 체인용 아웃풋이 별도로 있는 래치를 새롭게 디자인하였으며 기존의 래치와 혼합 하여 사용하는 방법을 제안, 전체 면적을 10% 개선할 수 있었다.
이 디자인 방법론을 바탕으로 플립 플롭을 기반으로 하는 디자인과 비교했을 경우 전체 파워 소모는 19% 감소하였으며 총 면적은 10% 감소한 것을 볼 수 있었다.
