Recently, due to the rapidly growing mobile markets, industry and consumers are demanding high-quality wireless devices. In particular, they are demanding smaller and cheaper wireless devices. In order to satisfy such requirements, solution which significantly reduces the size and cost is required. Therefore, single-chip integration of all RF blocks using CMOS process is presented. CMOS technology can be the best solution that meets all aspects of cost and integration.
To satisfy these demands, highly linear and efficient power amplifiers are required to be used with CMOS process. When creating CMOS single-chip solution, the biggest issue is the power amplifier block. Due to device characteristics such as low breakdown voltage, no substrate via hole to the ground, and loss Si sub-strate make it difficult to implement a watt-level CMOS power amplifier.
To overcome this problem and design highly linear and efficient CMOS power amplifier, capacitance com-pensation technique is applied with a dual-mode TLT. In general, when configuring CMOS PA, NMOS tran-sistors are used. The gate-source capacitance of MOS device is a major source of nonlinearity that can limit the performance of a CMOS class-AB power amplifier. Therefore in previous work, capacitance compensa-tion technique is applied using PMOS. In this work, Using NMOS, capacitance compensation technique is proposed. Common-source (CS) and common-gate (CG) is connected in parallel and so we can achieve the same effect such as PMOS-based capacitance compensation.
Furthermore, the fully-integrated dual-mode CMOS PA is proposed with dual-mode TLT to improve the low power efficiency. The mode is changed by two shunt switches which help output matching in dual-mode.
Based on the presented consideration, a 3.5-V 1.95-GHz fully integrated CMOS dual-mode PA is imple-mented in a 0.18um CMOS process.
최근에, 모바일 시장의 급격한 성장으로 인해, 기업과 소비자들은 높은 품질의 무선 장치들을 요구하고 있다. 특히, 그들은 더 작고 더 싼 무선 장치들을 요구하고 있다. 그러한 요구조건들을 만족시키기 위해, 크기와 비용을 상당히 줄인 해결책이 요구된다. 그러므로, CMOS 공정을 이용하여 모든 RF 블록들을 단일 칩으로 집적화 하는 것이 소개된다. CMOS 기술은 비용과 집적화면을 모두 충족시키는데 가장 좋은 해결책이 될 수 있다.
이러한 요구들을 만족시키기 위해, 고 선형 고 효율을 가지는 전력 증폭기가 CMOS 공정으로 사용되는 것이 요구된다. CMOS 단일 칩 해결책을 만들기 위해, 가장 큰 이슈는 전력 증폭기 블록이다. 낮은 항복 전압을 가지고 접지로 향하는 기판 구멍이 없으며 손실이 있는 실리콘 기판을 가지는 소자 특성 때문에, 와트 레벨의 CMOS 전력 증폭기를 구현하는 것이 어렵다.
이러한 문제를 극복하고 고 선형 고 효율의 CMOS PA를 구현하기 위해, 캐패시턴스 보상 기술과 듀얼 모드 전송선 변압기가 적용된다. 일반적으로, CMOS PA를 구성할 때, NMOS 트랜지스터가 사용된다. MOS 소자의 게이트-쏘스 캐패시턴스는 CMOS 클래스 AB 전력 증폭기의 성능을 제한할 수 있는 비선형성의 주요한 원인이다. 그러므로 이전 연구에서는, PMOS를 이용하여 캐패시턴스를 보상해주는 기술이 제안되었다. 이 연구에서는, NMOS를 이용하여 캐패시턴스 보상 기술이 제안된다. 커먼-쏘스(CS)와 커먼-게이트(CG)가 병렬로 연결되어 PMOS로 캐패시턴스를 보상해주는 것과 같은 효과를 얻을 수 있다.
게다가, 저 전력 효율을 향상시키기 위해 듀얼 모드 TLT를 이용하여 완전히 집적된 듀얼 모드 CMOS PA가 제안된다. 모드는 2개의 병렬 스위치에 변화되며, 듀얼 모드로 동작하는 출력 정합을 도와준다.
소개된 고려를 기반으로, 3.5V 1.95GHz의 완전히 집적된 CMOS 듀얼 모드 전력 증폭기가 0.18um CMOS 공정으로 구현된다.
