A bit error rate (BER) optimum adaptive analog to digital converter (ADC) and equalizer based receiver is presented to reduce ADC resolution for chip-to-chip interface. The proposed receiver compensates for channel dispersion and calibrates reference levels of flash ADC based on digital information in filter. The separated two flash ADCs work as time interleaved 2x oversampling system and feed forward equalizer (FFE) and decision feedback equalizer (DFE) deal with calibration based on least mean square (LMS) algo-rithm. The system performance demonstrations for various resolutions and phases dependency are confirmed with various signal to noise (SNR) conditions. As a result, the proposed system achieves effective resolutions for chip-to-chip interface and reduction of hardware complexity compared with conventional DFE based receivers.
칩투칩 인터페이스에서 아날로그 디지털 변환기의 해상도를 줄이기 위한 에러율 최적화 적응 아날로그 디지털 변환기와 등화기 기반의 수신단이 설계되었다. 제안한 수신단은 채널 분산을 보상하고 필터의 디지털 정보를 이용해 플래쉬 아날로그 디지털 변환기의 기준 레벨을 적응교정한다. 분리된 두개의 플래쉬 아날로그 디지털 변환기는 2배 오버샘플링 인터리브 시스템으로 동작하고 교정 작업은 피드 포워드 등화기와 결정 재입력 등화기에서 최소 제곱 평균 알고리즘을 기반으로 수행된다. 다양한 신호 잡음비에 대해 여러 해상도와 위상 의존성에 대한 시스템 성능이 입증되었다. 제안한 시스템으로 칩투칩 인터페이스에서 최적화된 해상도를 얻었고 기존의 결정 재입력 등화기 기반의 수신단에 비해 하드웨어 복잡도를 줄이는 성과를 얻었다.
