This thesis presents a gm-boosted differential gate-to-source (GS) and drain-to-source(DS) feedback Colpitts CMOS voltage-controlled oscillator (VCO) where the boosting improves a start-up condition compared to the conventional Colpitts structure. The proposed architecture allows a wider range of saturation mode operation for the switching transistors, which helps delay and suppress AM-to-FM conversion by these transistors. In addition, the phase noise contribution of the flicker noise in the switching transistor is reduced through NMOS stacking structure and the capacitor feedback network of the Colpitts oscillator. As a result, the proposed topology can achieve better phase noise performance and a higher figure of merit (FOM) overall bias current range, compared to a conventional NMOS-only cross-coupled VCO. The phase noise behavior and feedback capacitor ratio effect of the proposed VCO is analyzed and compared with conventional NMOS-only LC-VCO, and it is demonstrated in comparison that the proposed VCO can provide 5-dB lower optimum figure of merit (FOM).
The proposed GS and DS-Colpitts VCO is implemented in a 0.18-um CMOS for 1.78 to 1.93 GHz operation. At 1.86 GHz, the measurements of the GS-Colpitts VCO show phase noise of -105 and -128 dBc/Hz (corresponding to FOM=191.2) at offsets of 100-kHz and 1-MHz, respectively, while dissipating 1.8 mA from a 0.9-V supply. Measurements of the proposed DS-Colpitts VCO show the phase noise of -104 and -126 dBc/Hz (FOM=190) at 100-KHz and 1-MHz offset, respectively, while dissipating 1.5 mA from 0.9-V supply.
무선 단말기 송신 회로의 복잡도가 증가함에 따라, 저비용, 고집적화 및 저전력을 실현할 수 있는 기술의 개발이 절실히 요구되고 있으며, 이를 위해 향후 deep-submicron CMOS 공정에서의 설계가 대세를 이룰 것으로 예상된다. 그러나 트랜지스터의 scaling-down에 의한 전원전압 강하와 플리커 노이즈의 증가는 RF CMOS 공정에 기반 한 전압제어 발진기 설계 시 위상잡음 성능을 악화시키는 결과를 초래한다. 주파수 환경의 복잡도가 증가에 따른 저 위상잡음 특성의 고성능 전압제어 발진기가 요구되는 향후 기술적 추세에서, 위의 문제를 해결할 수 있는 기술이 절실히 필요하다. 기존의 콜피츠 구조 전압제어 발진기는 초기 발진 조건에 의한 전력소모가 크지만, 우수한 위상잡음 특성을 보이므로, 상기의 문제점만 보완된다면, 향후 deep-submicron CMOS 공정을 이용한 전압제어 발진기 구조로서 각광을 받을 것으로 예상된다.
본 박사학위 논문은 부성저항 개선 기법을 적용하여 기존의 콜피츠 구조보다 초기 발진 조건을 개선시킨 Gate-to-Source (GS) 및 Drain-to-Source (DS) 피드백 구조의 차동 콜피츠 CMOS 전압제어 발진기를 제안한다. 본 논문에서는 전압제어 발진기의 트랜지스터 동작에 따른 위상잡음의 변화와 콜피츠 구조에서 피드백 캐패시터의 비율에 따른 성능 변화를 다각도로 분석하고 있다. 제안된 발진기 구조는 스위칭 트랜지스터의 saturation 동작 영역을 확장시켜 줌으로써 스위칭 트랜지스터의 비선형 기생 캐패시턴스 성분에 의한 AM-to-FM conversion 현상을 지연시켜 주고 또한 억제시킬 수 있다. 뿐만 아니라 스위칭 트랜지스터의 플리커 노이즈 성분도 제안된 구조의 NMOS stack구조와 피드백 캐패시터 네트웍에 의해 감소되는 효과가 있다. 위와 같은 장점으로 인해, 기존에 가장 많이 사용되는 NMOS-Only 차동 전압제어 발진기와 비교했을 때, 제안된 콜피츠 전압제어 발진기 구조가 모든 동작 영역에 있어서 우수한 위상잡음 및 성능지수의 특성을 보인다. 시뮬레이션과 실제 실리콘 칩 측정을 통하여 상기의 이론을 검증하였으며, 기존의 NMOS-Only 전압제어 발진기 구조와 성능지수 비교를 통해 제안된 구조가 모든 영역에서 5 dB 개선될 수 있음을 확인하였다. 제안된 GS 및 DS 피드백 구조의 차동 콜피츠 전압제어 발진기는 1.78에서 1.93GHz의 발진 주파수를 가지도록 0.18 CMOS 공정을 이용하여 실제 칩으로 제작하였다. 그 측정결과, 1.86GHz 발진주파수, 0.9-V 전원전압, 1.8-mA 바이어스 전류의 조건하에서, GS 피드백 구조의 전압제어 발진기는 100-KHz 옵셋 주파수에서 -105 dBc/Hz, 1-MHz 옵셋 주파수에서 -128 dBc/Hz의 위상잡음 성능을 보였다. DS 피드백 구조의 전압제어 발진기의 경우 1.84 GH의 발진주파수, 0.9-V 전원전압, 1.5-mA 바이어스 전류의 조건 하에서, 100-KHz 옵셋 주파수에서 -104 dBc/Hz, 1-MHz 옵셋 주파수에서 -126 dBc/Hz의 위상잡음 성능을 보였다. 두 전압제어 발진기의 위상잡음 측정 결과를 성능지수로 환산할 경우 각각 -191.2 와 -190 으로 최근에 발표된 논문의 성능지수와 비교했을 때, 매우 우수한 성능을 보임을 확인할 수 있다.
