Recently, the Successive Approximation Register (SAR) Analog-to-Digital Converter (ADC) is widely used in the emerging application areas such as Ultra-Wideband (UWB) radio system and biomedical sensor network system, because it consumes less power at the high conversion speed compared to the other ADC topologies. Using the binary weighted switched capacitor array architecture, the conventional charge redistribution SAR ADC can be employed with very simple digital logics. However, as the control scheme may turn off some capacitors during bit-cycling stages, the conventional architecture consumes unnecessary switching energy. A remarkable architecture based on the Junction-Splitting (JS) capacitor array structure is reported to reduce the power consumption drastically, by allowing only turn-on process at the capacitor array DAC. However, the JS architecture still consumes inefficient switching energy since all capacitors in the same section are serially charged. Moreover, since JS algorithm determines the most significant bit (MSB) with the set of two smallest capacitors, the effects of capacitor size mismatch becomes a serious problem, thus, accuracy of JS SAR ADC is significantly reduced. In this paper, a modified JS SAR ADC is proposed to improve the switching power efficiency. The amount of switching power is carefully derived and the minimum energy consumption is achieved by adopting proposed wait-and-charge scheme. Based on the modified JS algorithm, a new redundant SAR ADC is presented to reduce the mismatch effects. By adopting secondary capacitor array, proposed redundant SAR ADC can insert redundant comparison nodes that recover the previous wrong decisions. The statistical analysis is performed to find the reasonable redundant level when the ratio of mismatch is given. Simulation shows that the modified JS SAR ADC can reduce the energy consumption about 75% and 33% in the 10-bit example compared to the conventional architecture and the original JS algorithm, respectively. Using the proposed redundant ADC, the accuracy is improved more than 3-bits and the number of missing codes is reduced more than 95% compared to the original JS method, when the 3% mismatch ratio is allowed at the 10-bit configuration.
아날로그-디지털 변환기는 통신, 이미지, 센서 네트워크 등 다양한 분야에서 필수적인 부품으로 자리잡고 있다. 최근 휴대용 기기의 발전으로 인하여, 비교적 적은 에너지 소비와 빠른 변환 속도를 자랑하는 연속 근사 레지스터 방식의 아날로그-디지털 변환기 (SAR ADC) 에 관한 연구가 활발하게 진행 중이다. 특히 최근에 발표된 접합-분할 (Junction-Splitting) 기술은 여러 개의 콘덴서 집합들을 순차적으로 더해가는 기법을 통하여, 사용되는 에너지를 획기적으로 줄이고 있다. 하지만 초기단계에서 비교기의 입력으로 사용되는 전압이 콘덴서의 공정 오류 (capacitor mismatch) 에 매우 민감함에 따라서, 실제 구현상에서 변환기의 정확도를 보장 할 수가 없는 단점이 존재한다.
본 논문에서는 기존의 접합-분할 방식이 연속적인 축전 과정을 통하여 비효율적인 에너지 소비를 하고 있음을 밝히고, 이를 해결하기 위한 방식으로 수정된 접합-분할 구조를 제안하고 있다. 연속적인 축전과정을 피하기 위하여, 각각의 콘덴서 집합들에 스위치들을 추가적으로 배치한 기다림-축전 (wait-and-charge) 기법이 제안되었으며, 이를 통하여 매우 적은 전력 소비를 가능하게 하였다. 제안된 방식을 통하여 10 비트 변환기를 설계한 경우, 수정된 접합-분할 구조는 고전적인 콘덴서 집합 구조에 비하여 75%, 기존의 접합-분할 구조에 비하여 33%의 전력을 절약하는 것으로 확인되었다.
또한 접합-분할 구조의 변환기가 공정 오류에 매우 취약한 점을 해결하기 위하여, 수정된 접합-분할 구조를 바탕으로 하는 여분 탐색 방식이 제안되었다. 기존의 변환기들이 바이너리 탐색 구조를 취함으로 인하여 이전 단계에서의 잘못된 결과들이 복구되지 못하는 반면, 제안된 여분 탐색 구조는 이전의 오류들이 후속적인 비교과정에 의하여 수정되는 장점이 존재한다. 이러한 여분 탐색 구조에서는 여분 단계의 수가 늘어날 수록, 축전-방전 과정으로 인한 전력의 손실이 존재하게 된다. 따라서 가장 적절한 여분 단계의 수를 계산하기 위하여, 콘덴서의 공정 오류를 통계적으로 분석하는 과정이 제시되었다. 접합-분할 기법에 잘 적용되는 제안된 여분 탐색 구조는 수정된 접합-분할 구조가 도입될 경우, 최대 여분 단계가 적용되어도 기존의 접합-분할 구조에 비하여 적은 전력을 소비하며, 고전적인 방식에 대비하여, 여전히 70% 가까운 에너지를 절약하는 것이 10 비트 변환기의 시뮬레이션에서 확인되었다. 또한 시뮬레이션 결과, 최대 여분 단계가 적용된 접합-분할 구조의 변환기는 기존의 접합-분할 구조에 비하여 3 비트 이상의 정확도를 더 확보하는 것이 확인되었다.
