A 32-bit fixed-point logarithmic arithmetic unit is proposed for the possible application to mobile 3D graphics system. The proposed logarithmic arithmetic unit performs division, reciprocal, square-root, reciprocal-square-root and square operations in 2 clock cycles, and powering operation in 4 clock cycles. It can program its the number range for accurate computation flexibility of 3D graphics pipeline, and 8-region piecewise linear approximation model for logarithmic and anti-logarithmic conversion to reduce the operation error under 0.2%. Its test chip is implemented by 1-poly 6-metal 0.18um CMOS technology with 9k gates. It operates at the maximum frequency of 231MHz and consumes 2.18mW at 1.8V supply.
최근 들어 실시간 3D 그래픽은 휴대용 시스템에서 관심이 증가하고 있는 분야이다. 3D 그래픽이 친숙해질수록 사람들은 높은 수준의 어플리케이션을 원하게 되고, 이를 해결하기 위하여 많은 그룹들은 3D 그래픽을 위한 가속기를 만들었다. 3D 그래픽 가속기는 다른 일반적인 프로세서와는 달리 매우 복잡하고, 무거운 수학 연산기들을 많이 필요로 한다. 또한 휴대용 시스템은 CPU, 메모리나 배터리 에너지 같은 자원의 한계를 가지고 있기 때문에 적은 비용의 복잡한 수학의 연산기 디자인은 매우 중요하다.
나눗셈, 역수 계산 같은 복잡한 수학 연산들은 3D 그래픽에서 매우 중요하지만, 매우 많은 계산 시간과 파워 소모을 차지하기 때문에 최적화가 필요하다. 본 논문에서는 이러한 문제를 Logarithmic Number System을 사용한 Logarithmic 연산기를 구현하여 고속 저전력으로 연산을 실행하는 방법을 제안하였다.
제안된 Logarithmic 연산기는 실수를 Log Number로, Log Number를 실수로의 변환을 8개의 구간으로 나누어 근사하여 각각 0.064%와 0.152%의 에러를 얻어 휴대용 3D 그래픽과 같이 화면의 크기가 작은 경우 눈으로 식별이 불가능할 정도의 결과를 제공한다.
제안된 Logarithmic 연산기를 2 Stage Pipeline으로 구성하여 0.18um CMOS 공정으로 칩을 제작하였다. 제작된 칩은 1.8V에서 231MHz로 동작하고 2 Cycle의 Latency와 1 Cycle의 Throughput을 갖는다. 또한 0.2%의 계산 에러를 가지며, Gate 개수는 약 9,000개이다.
제안된 Logarithmic 연산기는 종래의 Radix-4 연산기보다 Gate의 개수는 4.88 감소하였고, 성능은 5배 향상했으며, 소비 전력은 약 2배 감소하였다. 또한 실제의 3D 그래픽 시스템에 적용하여 성공적이고 안정적인 동작을 검증하였다.
