In order to satisfy the trend of miniaturization of electronic devices, the interconnection technology with through-Si via/trench (TSV/T) has been intensively studied for its potential advantages. Cu is the suitable material for the filling of TSV/T due to its high conductivity and good signal transmittance in the GHz frequency region. For the interconnection with TSV/T, perfect filling without void formation is the key technology. However, it becomes harder to avoid the void formation as the required aspect ratio of TSV/T increases. In this research, we studied how to increase the aspect ratio of TSV/T that can be perfectly filled by Cu electroplating and Cu CVD, commonly used methods for TSV/T filling.
The deposition of seed layer inside a pattern is required before the filling of pattern by Cu electroplating. Sputtering is the most frequently used deposition method to deposit a seed layer due to its many advantages, such as low cost and suitability for mass production. However, sputter-deposited films suffer from the critical flaw of poor step coverage. The poor step coverage causes the formation of a void during the filling of pattern. Therefore, the improvement of poor sidewall coverage of sputter-deposited film is necessary for the void-free filling of high-aspect-ratio structures. In this research, the simulation that predicts the thickness profiles of sputter-deposited films inside patterns was performed to suggest proper deposition condition and shape of pattern that enhance the sidewall coverage of seed layer. First, we developed a simulation program that can precisely simulate the thickness profile of sputtered film inside patterns using ballistic transport reaction model (BTRM). A new angular distribution function for the sputter-depositing atoms which is necessary for the prediction of thickness profile of sputtered film using BTRM was derived. From the simulation and new angular distribution function, we simulated thickness profiles of sputter-deposited films inside patterns with various shapes at various deposition conditions and suggested the proper process condition and the shape of via that enable the remarkable enhancement of sidewall coverage. And, the mechanism of the Bosch process, one of the most frequently used deep reactive ion etching (DRIE) method, was studied. By adjusting the process condition of Bosch process, we can fabricate patterns with various shapes. From the investigation and understanding of the mechanism of the Bosch process, the process condition that enables formation of a pattern with a desired shape can be established.
An alternative method for Cu filling of TSV/T is catalyst-enhanced chemical vapor deposition (CECVD) using iodine as a catalytic surfactant. The highly electronegative iodine increases the deposition rate of Cu film by acting as a catalyst through the direct decomposition of Cu precursor adsorbates. In addition, the iodine adatoms are not buried during the Cu deposition, but continuously floated to the film surface. As the deposition of Cu film proceeds, the accumulation of iodine adatoms on the bottom surface of pattern accelerates the Cu deposition rate on the bottom and results in bottom-up filling. The plasma treatment was introduced to Cu CECVD to control the surface concentration of adsorbed iodine and fill patterns with high aspect ratios without void formation. During the plasma treatment, the adsorbed iodine is deactivated by the bombardments of energetic ions accelerated by the substrate bias. However, previous simulation that considers the deactivation of iodine by bombardments of energetic ions does not accurately predict filling aspect of TSV/T by Cu CECVD. It indicates that there are other mechanisms that deactivate the adsorbed iodine. In this research, the other mechanisms of deactivation of iodine by plasma treatment were investigated and simulated accurately the filling aspect of trenches by Cu CECVD. From the simulation results, the possibility that can perfectly fill a trench with very high aspect ratio of 20 by Cu CECVD was shown.
전자제품의 소형화 및 고속화에 따라 고집적 패키지 기술이 요구되면서 칩을 적층함으로써 집적도를 향상시키는 3차원 패키지 기술의 요구가 증대되고 있다. 이에 따라, 칩을 수직으로 관통하는 through-Si via/trench (TSV/T)를 형성하고 이를 전도성 물질로 채움으로써 층간을 수직으로연결하는 방법에 대한 연구가 활발히 진행되고 있다. 일반적으로 TSV/T는 낮은 비저항과 높은 열전도도를 가지며 고주파에서 우수한 신호전달 특성을 보이는 Cu에 의해 충진되는데, TSV/T를 Cu로 보이드 (void) 없이 완벽하게 충진하는 기술은 3차원 적층구조를 형성하는 데 있어서 가장 중요한 핵심기술 중 하나이다. 하지만 요구되는 TSV/T의 직경/폭이 감소하고 종횡비가 증가함에 따라 이를 void 없이 완벽하게 채우는 것은 점점 어려워지고 있는 실정이다. 따라서, 본 연구에서는 TSV/T의 Cu 충진에 일반적으로 사용되는 방법인 전해도금법 (Electroplating)과 화학기상증착법 (chemical vapor deposition, CVD)을 통해 더 큰 종횡비를 갖는 패턴을 완벽하게 충진할 수 있는 방법에 대한 연구를 진행하였다.
전해도금법을 통해 패턴을 충진하기 위해서는 전해도금 과정에서 전극 역할을 수행하는 씨앗층 (seed layer)을 패턴 내부에 증착하는 과정이 필요하다. 씨앗층의 증착에는 대량생산에 적합하고 낮은 공정비용을 가지며 증착된 박막의 접착력이 우수한 sputtering법이 일반적으로 사용된다. 그러나 sputtering법에 의해 증착된 박막은 나쁜 step coverage를 갖는 단점을 가지고 있다. 씨앗층의 step coverage, 그 중에서도 특히 sidewall coverage는 전해도금법을 통한 패턴의 충진과정에서 void의 형성여부에 중요한 영향을 미친다. 따라서 고종횡비를 갖는 패턴을 완벽하게 충진하기 위해서는 sputtering법에 의해 패턴 내부에 증착되는 씨앗층의 sidewall coverage를 향상시켜야 한다. 본 연구에서는 씨앗층의 sidewall coverage를 향상시킬 수 있는 공정조건 및 패턴의 형상을 제시하기 위해 패턴 내부에 sputtering법에 의해 증착되는 박막의 두께 profile을 예측할 수 있는 전산모사를 진행하였다. 이러한 전산모사를 통해 다양한 조건에서 다양한 형상을 갖는 패턴 내부에 sputtering법에 의해 증착되는 박막의 두께 profile을 예측하였으며 패턴 내부에 증착되는 씨앗층의 sidewall coverage를 최대화시킬 수 있는 증착조건 및 패턴의 형상을 제시하였다. 나아가 일반적으로 고종횡비를 갖는 패턴을 형성하는 데 사용되는 deep reactive ion etching (DRIE) 방법인 Bosch process의 메커니즘을 밝힘으로써 Bosch process를 통해 원하는 형상을 갖는 패턴을 형성할 수 있는 기반을 마련하였다.
TSV/T를 Cu로 충진할 수 있는 다른 방법에는 요오드를 촉매로 사용하는 catalyst enhanced chemical vapor deposition (CECVD) 법이 있다. 높은 전기음성도를 갖는 요오드는 이온 결합성의 전구체 흡착종을 분해하는 반응을 촉진시켜 Cu 박막으 증착속도를 증가시킨다. 또한, 표면에 흡착된 요오드는 Cu의 증착이 진행됨에 따라 Cu 박막에 의해 덮이지 않고 Cu 원자들과의 site exchange를 통하여 성장하는 박막의 표면으로 석출됨으로써 촉매로써의 역할을 계속 유지한다. 이러한 요오드의 석출은 Cu 박막의 증착이 진행됨에 따라 패턴 하부에서의 요오드 축적을 야기시키며, 이에 따라 패턴 하부에서의 Cu 증착속도가 크게 증가하여 패턴이 하부에서부터 차오르는 bottom-up 충진의 형태로 패턴을 충진시킬 수 있게 된다.요오드를 포화흡착시킨 후 Cu CECVD를 진행하기 전에 플라즈마 처리를 통해 요오드를 부분적으로 비활성화시킴으로써 void없이 완벽하게 충진할 수 있는 패턴의 종횡비를 증가시킬 수 있다. 플라즈마 처리 시 표면에 흡착되어 있는 요오드는 높은 에너지를 가지는 이온의 충돌에 의해서 그 촉매작용이 비활성화된다. 그러나 높은 에너지를 갖는 이온의 충돌에 의한 요오드의 비활서오하 메커니즘을 적용한 전산모사를 통해 Cu CECVD에 의한 trench 패턴의 충진과정을 예측한 전산모사 결과는 실험 결과와 정확하게 일치하지 않았다. 이는 높은 에너지를 갖는 이온의 충돌로 인한 요오드의 비활성화 메커니즘만으로는 플라즈마와 결합된 Cu CECVD의 충진양상을 정확하게 예측할 수 없으며 요오드의 비활성화에 기여하는 또 다른 메커니즘이 존재함을 나타내고 있다. 본 연구에서는 플라즈마 처리 시 요오드의 비활성화 메커니즘에 대한 연구를 진행하였다. 또한, 요오드의 비활성화 메커니즘을 적용하여 플라즈마 처리와 결합된 Cu CECVD 법에 의한 패턴의 충진양상을 예측할 수 있는 전산모사 연구를 진행하였다. 이를 통해 20의 매우 큰 종횡비를 갖는 trench 역시 플라즈마 처리와 결합된 Cu CECVD법을 통해 채워질 수 있는 가능성을 확인하였다.
