A high-speed 7 b nonbinary 2 b/cycle SAR ADC that operates up to 1 GS/s with FoM of 80 fJ/conv.step at 1.25 V supply and maintains 6 b ENOB up to 1.4 GHz input is presented. Separation of the reference-DAC and the signal-DAC in the proposed 2 b/cycle SAR ADC architecture reduces the number of DACs and saves area and power consumption. The proposed various design techniques such as nonbinary decision, non-latching dynamic register, switching-logic-free DAC control with split-capacitor DAC, and compact layout schemes enhance the ADC conversion speed substantially with excellent low-power perfor-mance. The prototype ADC has been implemented in a 45nm CMOS process and the chip operates under 1.1 V for 800 MS/s and 1.25 V for 1 GS/s operation. At the sampling rate of 800 MS/s and 1 GS/s, the chip achieves a peak SNDR of 41.2 dB and 41.8 dB with power consumption of 4.45 mW and 7.18 mW, respec-tively. The measured FoM for the Nyquist input at 800 MS/s is 73fJ/conv.step, which is the best performance reported ever among the ADCs with over 5 b ENOB and 200 MS/s conversion speed.
본 논문에서는 새로운 2b/cycle SAR ADC의 구조를 제시하고, 고속 저전력 SAR A/D변환을 위한 회로설계 기법들을 제시하였다. 이로 1.25V 7bit 1GS/s Non-binary 2b/cycle SAR ADC를 완성하였으며, FoM의 경우 87fJ/conv.step, 1.4GHz의 입력까지 6 ENOB이상을 유지하는 것을 볼 수 있었다. 2b/cycle 구조에 nonbinary decisioin 기법을 적용하여 DAC settling accuracy requirement를 크게 떨어뜨렸고, 비교기의 offset영향도 크게 경감시켰다. 또한, 고속의 dynamic register를 제안하고 이를 비교기와 연동하여 고속 loop이 동작되도록 했으며, 이에 더하여 제안된 split-capacitor DAC과 연동하여 DAC switching logic이 필요 없는 설계로 고속 동작이 가능하도록 하였다. 이러한 제안된 구조는 200MS/s ~ 1GS/s 영역에서 현재까지 나온 5+ENOB의 ADC에서 가장 우수한 FoM을 보여주고 있다. 본 논문에서 제안된 고속 회로설계기법은 비단 2b/cycle ADC 구조 뿐 아니라, 일반적인 SAR ADC에 적용되어 변환속도를 향상시킬 수 있기에 SAR ADC 설계기법 발전에 기여할 것으로 기대한다.
