From the advanced CMOS process, it is difficult to design the high-resolution ADC due to the
lowered voltage-headroom. However, in the time-domain architecture, it has a possibility to alleviate
the voltage-headroom problem by using digital-intensive circuits. In particularly, the time-domain ADC
using voltage-controlled oscillator (VCO) can be a candidate in the deep-submicron CMOS process.
One of the interesting properties of the VCO-based ADC is the quantization noise-shaping without
any feedback loop and the integrator. Hence, it is possible for the VCO-based ADC to be employed as
the time-domain $\Delta\Sigma$ ADC. In addition, the overall structure can be composed of digital-intensive circuits
such as flip-flops and the VCO, thereby increasing the sampling clock up to tens of giga Hertz. However,
in spite of aforementioned advantages, it is hard to obtain high-resolution as input bandwidth increases
since the required sampling clock frequency cannot be acceptable in the advanced CMOS process. Hence,
it is necessary to solve this problem by using an approach of architecture.
In this paper, we present 3 types of the time-domain high-order $\Delta\Sigma$ ADC using the VCO, GRO, and
voltage-controlled gated-ring oscillator (VC-GRO) and then analyze their performance. In particularly,
non-idealities of the ADC using the VC-GRO are analyzed theoretically and then its behavior simulation
is performed by using the Spectre, MATLAB, and CppSim. Lastly, the implementation of the VC-GRO
and overall architecture is introduced. In addition, the schematic simulation is presented and compared
with other recently published works.
최근에는 CMOS공정이 발전 할수록 낮은 voltage headroom문제로 인하여 고성능 아날로그 디지털 변환기 설계가 어려워지고 있다.
그러나 시간 기반 회로에서는 디지털 회로의 특성을 이용하므로 voltage headroom문제를 해결 할 수 있는 가능성을 가지고 있다.
특히 전압조절 발진기를 이용한 시간 기반 아날로그 디지털 변환기는 앞으로 deep-submicron CMOS 공정에서의
희망적인 대안이 될 수 있다. \\
\indent 전압조절 발진기 기반 아날로그 디지털 변환기의 중요한 특성중에 하나는 바로 quantization noise가 1차 noise shaping된다는 큰
장점이 있다는 점이다. 따라서 시간 기반 회로로서 시그마-델타 아날로그 디지털 변환기로 사용이 가능하다. 또한 구조 자체가 전압조절 발진기의 edge들을 reset counter가 세는 구조이므로 digital intensive하며 샘플링 클락의 주파수를 수GHz까지 높일 수 있다.
그러나 이러한 장점을 갖는다 하더라도, bandwidth가 늘어나면 이에 필요한 샘플링 클락과, time-resolution의 요구조건이 더욱 까다로워 지기 때문에 1차 noise shaping되는 전압조절 발진기 기반 아날로그 디지털 변환기로는 넓은 대역폭을 수용하기가 힘들다.
그러므로 회로 공정에서 갖게 되는 제한점을 풀어야 하는데, 바로 구조적인 변경을 하는 접근법이 필요하다. \\
\indent 본 논문에서는 전압조절발진기 기반 아날로그 디지털 변환기를 이용하여 시간영역 고차 시그마-델타 아날로그 디지털 변환기의
구조와 그에 대한 성능에 대하셔 설명하고 분석하였다. 전체적인 구조는 시간영역 MASH구조를 사용하여 고차 시간영역 시그마-델타 아날로그 디지털 변환기의 구조를 선택하였다. MASH구조에는 각각의 quantizer들이 이전 stage의 quantization noise를 제거해야 하며 quatizer자체도 시그마-델타의 특성을 가져야 한다. 그러나 전압조절 발진기의 quantization noise는 phase영역이기 때문에 새로운 quantizer가 필요하다. 본 논문에서는 전압조절 기반 게이팅 발진기를 도입하여 MASH를 완성하였다. 전압조절 기반 게이팅 발진기를 기반으로 하는 quantizer의 숫자만큼
quantization noise shaping의 차수는 증가한다. 또한 전체구조가 개루프 구조이므로 digital intensive하다. 따라서 wide bandwidth에서
해상도 개선에 큰 도움이 될 수 있다. 또한 본 논문에서는 전압조절 발진기와 전압조절 기반 게이팅 발진기에서 발생할 수 있는 각종 비 이상성에 대하여 분석하였다. 전압조절 발진기와 전압조절 기반 게이팅 발진기의 비 선형성, 위상잡음, 게이팅 스큐 잡읍에 대하여 분석하였다. 또한 클럭 지터 및 전압조절 발진기와 전압조절 기반 게이팅 발진기의 mismatch에 대한 영향 과 그에 대한 calibration 방법이 소개 되었다. 마지막으로 트랜지스터 레벨로 구현된 회로를 소개하고 시뮬레이션 결과를 소개 한다.
