Recently, there is progress in integrated circuits for mm-wave wireless communication systems and radar sensor systems. At mm-wave frequency, radar sensor systems can obtain very large bandwidth and this feature enhances radar sensor systems with high data rates. As the wave-length goes short at mm-wave, it can also make reduce chip size of systems and get a high resolution especially for radar sensor systems. From these advantages, multi-mode functions of adaptive cruise control in Long Range Radar(LRR) mode and anti-crash, stop & go, blind spot detection in Short Range Radar(SRR) mode will be performed in 77GHz FMCW automotive radar systems. Typically in these radar systems, deep-scaled CMOS process is interesting technology for low cost and compactness of systems by integrating of RF blocks with analog and digital processors on a silicon wafer. But there is challenge to design an mm-wave CMOS Power Amplifier with low supply voltage caused by the deep-scaled CMOS process. Therefore, this thesis describes CMOS power transistor at mm-wave frequency, the designed common-source power amplifier and cascode power amplifier using deep-scaled CMOS process for 77GHz automotive radar systems.
The common source CMOS power amplifier is implemented by 2-stage common source structure with cross-coupled capacitor to enhance gain and reverse isolation. By analyzing the maximum available gain of common-source and cascode cell in Samsung 65nm CMOS process, common source unit transistor with high f_max and MAG at 77GHz is chosen. Transformer-based matching network is implemented for wideband characteristics. The designed cascode CMOS PA use Samsung 65nm CMOS process and total ship size is 660umx720um. The measured PA’s operating frequency is shifted down by 58GHz. The measure results of PA have power gain peak of 11.4dB at 58GHz and output power of 5.5dBm, taking 67mA from a 1-V supply. Frequency red shift of the CMOS PA is analyzed and substrate information is fitted at mm-wave frequency using the simulated and measured results of test pattern.
The proposed cascode CMOS power amplifier is designed by 2-stage cascode structure to reduce Miller capacitance and to increase s_12 isolation. To get high gain and output return loss below -10dB, matching network between common-gate and common-source of cascode power transistor is implemented. Previously this proposed matching network was only for enhancing cascode power cell gain. In this work, the matching networks is used for high output power with low output return loss s_22 by considered relation with conjugate matching point and power matching point. Also, Current combiner for combining 2-pair CMOS power amplifier is analyzed and implemented. As a combining network, voltage combiner widely used in low-frequency CMOS PA has a big problem of impedance imbalance characteristic at each port and this feature can degrade output power. The designed cascode CMOS PA use TSMC 65nm CMOS process and total ship size is 750umx500um. The simulated PA has gain peak of 20dB at 77GHz, large 3-dB bandwidth for 65~83GHz and saturated output power of 16.4dBm, taking 280mA from a 2-V supply.
최근 밀리미터 대역 통신 시스템 및 레이더 시스템을 위한 IC 설계의 발전이 이루어지고 있다. 밀리미터 대역에서 레이더 센서 시스템은 넓은 동작 주파수 대역을 얻을 수 있기 때문에, 높은 data rate를 유지할 수 있는 장점이 있다. 또한 밀리미터 대역으로 갈수록 파장이 짧아짐에 따라서 칩의 소형화를 이룰 수 있고, 레이더 시스템 관점에서 높은 해상도를 얻을 수 있다. 이러한 장점을 통해서 장거리용 레이더의 adaptive cruise control의 기능이나 단거리용 레이더의 충돌 방지, 사각 지대 감지 기능을 하나로 묶는 다 기능의 역할을 77GHz 레이더를 이용하여 수행할 수 있다. 보통적으로 레이더시스템을 구성할 때 실리콘을 이용하여 RF 부와 디지털 부를 하나로 집적하면서 싼 가격으로 구성할 수 있지만, deep-scaled CMOS 공정으로 인해 낮은 공급전압을 이용한 전력 증폭기의 설계가 큰 문제로 떠오르고 있다. 따라서 이번 논문에서는 밀리미터 대역에서 CMOS 전력 트랜지스터와, 이를 이용한 common source 전력 증폭기 및 cascode 전력증폭기의 설계에 대해서 이야기 할 것이다.
CMOS 공정을 이용한 전력 증폭기는 2단의 CS 구조를 이용 하였으며, 엇갈려 연결된 capacitor를 이용하여 이득과 역 격리도를 높일 수 있었다. 삼성 65nm CMOS 공정에서 CS 트랜지스터와 cascode 트랜지스터의 최대 가능 이득을 비교하면서, 높은 최대 발진주파수를 갖는 CS 단위 트랜지스터를 결정하였다. 넓은 동작 주파수 대역 특성을 갖기 위해 트랜스포머를 기반으로 하는 매칭 단을 설계 하였다. 이렇게 설계된 전력 증폭기는 삼성 65nm CMOS 공정을 이용하였으며, 칩은 660umx720um의 크기로 설계되었다. 측정된 PA의 동작 주파수는 58GHz로 낮아지게 되었다. 측정된 전력이득은 11.4dB, 출력 전력은 5.5dBm, DC 전류 소모는 67mA이다. 전력증폭기의 주파수 변화가 분석 되었으며, 회로 기판의 정보를 밀리미터 대역에 맞게 설정하여 이를 적용한 전력증폭기의 시뮬레이션 결과와 측정 결과를 비교하였다.
TSMC 65nm 공정을 이용하여 설계된 전력 증폭기는 2단의 cascode 구조를 이용하여 설계 하였으며, 이는 밀러 효과와 역 격리도를 높일 수 있었다. 높은 이득과 출력 반사 손실을 줄이기 위해서 common gate와 common source 사이에 매칭단을 구성하였다. 이는 출력 반사 손실을 줄일 뿐만 아니라 전력 매칭 점으로의 매칭도 함께 가져가면서, 높은 출력전력을 얻게 할 수 있다는 장점이 이다. 또한 전류 결합기를 설계하여 전력 증폭기를 설계하였다. 결합기로서 전압 결합기는 저주파에서 높은 출력을 얻기 위해서 사용되었지만, 고주파에서 각 포트 임피던스의 차이로 인해 출력전력의 감소가 일어나게 된다. 설계된 전력증폭기는 TSMC 65nm CMOS 공정을 이용하였으며, 칩은 750umx500um의 크기로 설계 되었다. 전력 증폭기는 2V의 공급전압을 통해 20dB의 전력 이득, 65~83GHz 의 3dB 동작 주파수, 16.4dBm의 최대 출력 전력을 시뮬레이션 결과를 통해 얻었다.
