Delta-Sigma ADC can theoretically achieve very high resolution. Usually for low-sampling frequency dis-crete-time application, Delta-Sigma ADC has been developed and widely used. From late 1990s, Delta-Sigma ADCs for wireless transceivers has been developed. The solution is adaptation of continuous-time Delta-Sigma ADCs. This type of Delta-Sigma ADC can operate at the high sampling frequencies due to lack of Sample and Hold circuits. However the clock jitter and Excess Loop Delay becomes the main performance limiting factors. Delta-Sigma ADC has a feedback DAC inside the feedback loop. Previous researches showed that DAC pulse shape effects on the jitter and ELD characteristics.
Thesis proposed analysis and design of FIR filtered Sine DAC for CT DSMs. Characteristics of FIR filtered Sine DAC such as jitter performance, up-mixing stage, integrator operation, and DAC linearity issues are ana-lyzed and simulated. Presented FIR filtered Sine DAC is designed and fabricated in CMOS 90nm process. -2dB P1dB, 63dB SFDR, 140psec ELD with 0.25 x 0.2 mm2 chip area are derived.
시그마-델타 ADC는 이론적으로 높은 해상도를 얻을 수 있는 ADC이다. 이 시그마-델타 ADC는 낮은 샘플링 주파수를 이용한 응용에서 주로 사용되어왔는데, 1990년대 후반 이후로 무선 통신용 송수신기 응용을 위한 연구 또한 많이 진행되어 왔다. 연속시간 시그마-델타 ADC가 바로 그것이다. 하지만 샘플링 주파수가 높아지게 될수록 클록 지터 문제와 초과 루프 지연 시간으로 인한 SNR 특성 및 NF 특성이 매우 나빠지게 되며 이를 반드시 극복해야 한다는 문제점을 앉게 되었다. 루프 내에는 DAC도 사용되는데, 이 DAC의 펄스 모양이 지터와 초과 루프 지연 시간에 영향을 끼친다는 것을 알 수 있다. 본 연구에서는 여러 레벨의 사인파 형태의 DAC 펄스 모양을 출력으로 사용하는 FIR 필터된 사인파 DAC을 연구 및 설계하고자 한다. 이들의 지터 특성과 추가적으로 제공하는 up-mixer 구조 및 추가적인 적분기 동작, 그리고 FIR 필터가 추가됨으로 인해 고려해야 하는 DAC의 선형성 문제에 대해서 분석 및 시뮬레이션을 수행하였다. 제안된 FIR 필터된 사인파 DAC은 CMOS 90nm 공정에서 제작되었으며 -2dB P1dB, 63dB SFDR, 4-tab FIR Filter, 140psec 초과 루프 지연 시간을 갖고 총 0.25x 0.2 mm2면적으로 레이아웃 되었다.
