In this thesis, the engineering of source and drain (S/D) junctions in the structure of MOSFETs are demonstrated and it is applied to the Flash memory cells. Two kinds of S/D engineering techniques are em-ployed: (i) Schottky-barrier (SB) S/D junctions and (ii) junctionless structure.
The SB transistor consists of metallic silicide source and drain contacts and a standard MOS gate. The various silicide materials, such as ErSi1.7, PtSi, and NiSi, are utilized as S/D materials in this thesis. By ana-lyzing the transconductance and the effective barrier height in the SB transistor, the carrier transport mecha-nism and the limitation of SB transistors are discussed. For better performance of SB transistors, the dopant-segregated SB transistors are also fabricated on the various structures, such as single-gate ultra-thin body transistors, FinFETs, all-around-gate structures, and thin-film transistors. Their structures are applied to the charge trap Flash memory with a nitride layer as a charge storage node. They boost the program speed even at a low program bias with the aid of abrupt band bending at the edge of metal silicided junctions. Excellent programming efficiency, in particular, is achieved in a narrow channel width without any sacrifice of parasitic resistance. Thus, the DSSB device can be a promising candidate in scaled Flash memory for attaining a better short-channel effect, a lower programming voltage, and power consumption.
The junctionless transistor consists of n+ (or p+ for a p-channel device) homogenously doped silicon nanowire, i.e., an n+ source - n+ channel - n+ drain (or a p+ source - p+ channel - p+ drain) for the p-channel device, with a gate electrode. The channel of a junctionless transistor in this research is fabricated as a form of silicon nanowire. Through the deep reactive ion etching process, the silicon nanowires are suspended from the bulk substrate and successfully stacked up to 9 layers for future 3D Flash memory platform. The junctionless Flash memory cells show high read current, narrow distribution of erased threshold voltage, high immunity of program and erase cycles.
컴퓨터 칩에 들어가는 트랜지스터의 개수가 급증함에 따라, 단채널 효과를 줄이면서 동시에 전류 레벨을 증가시키기 위해 다양한 구조의 트랜지스터가 연구되어왔다. 또한, 고집적 플래쉬 메모리에서 사용되는 메모리 셀의 구조에 대한 연구도 최근 들어 급증하였으며 이러한 연구를 통해 마침내 여러 기업에서 3차원 구조의 stack 형태의 NAND 플래쉬 메모리가 개발되었다. 현재의 플래쉬 메모리에 대한 연구는 3차원 stack 형태의 최적화된 구조를 찾는 데에 집중되고 있지만, 앞으로의 메모리 셀에 대한 연구는 집적도 뿐만 아니라 동시에 고성능의 메모리 동작을 위해 디자인 되어야 할 것으로 예측된다. 따라서 본 논문에서는 현재 플래쉬 메모리에서 사용되고 있는 소스 및 드레인 전극의 형태에서 벗어나 소스 및 드레인 전극의 구조적인 엔지니어링, 즉 Schottky-barrier MOSFET과 junctionless MOSFET을 통해 고성능 메모리 셀을 제작하고 그 성능을 검증하였다.
소스 및 드레인 전극이 금속-실리사이드 물질로 구성된 Schottky-barrier MOSFET은 기생 저항이 기존의 MOSFET에 비해 현저히 작고, 소스 및 드레인 전극의 깊이를 보다 자유롭게 조절이 가능하므로 높은 전류 구동력 및 단채널 효과 억제에 효과적인 구조이다. 다양한 금속-실리사이드 물질을 소스 및 드레인 전극에 사용하여 Schottky-barrier MOSFET을 제작하고 측정을 통해 carrier transport 메커니즘을 분석하였다. 또한, 이러한 Schottky-barrier MOSFET의 구조를 더욱 개선시킨 구조인 도펀트 편석 (dopant-segregated) Schottky-barrier 트랜지스터를 제작하고, 이를 다양한 구조의 메모리 셀에 적용하여 기존의 메모리 셀에 비해 약 1000배 빠른 프로그램 동작이 이루어질 수 있음을 검증하였다. 단채널 효과를 효과적으로 줄이기 위한 방안으로 실리콘 채널의 부피를 축소화 시킨 구조에서도 기생저항으로 인한 전류 감소 없이 보다 우수한 메모리 동작을 보일 수 있음을 확인하였다. 더 나아가 polysilicon 기반의 thin-film 트랜지스터 구조에서도 고성능의 메모리 성능을 보임으로써 차세대 3차원 구조의 플래쉬 메모리에 적합함을 보였다.
또한, 최근 각광받고 있는 junctionless 트랜지스터를 제작하여 메모리 셀로서의 응용에 대해 검토해 보았다. Junctionless 트랜지스터는 소스 및 드레인 전극을 별도로 구성하지 않으며, 소스-채널-드레인이 같은 타입의 도핑으로 구성되어 있기 때문에 기존의 MOSFET에 비해 쉽게 제작될 수 있어, 3차원 플래쉬 메모리의 적용에 있어서 매우 용이할 것으로 예상된다. Junctionless 트랜지스터에서 실리콘 나노 채널을 deep RIE 공정(BOSCH)을 통해 벌크 실리콘 기판에서 제작하였으며, 이를 통해 junctionless 메모리 셀을 구현 후 평가를 통해 높은 전류 구동력, 지우기 동작 후 문턱전압의 집중된 산포, 매우 강한 신뢰성 특성을 보이는 것을 확인할 수 있었다. 또한 기존의 polysilicon 기반의 3차원 플래쉬 메모리의 문제점을 해결할 수 있는 single crystal 실리콘 나노와이어 채널을 9층까지 적층할 수 있는 플랫폼을 제작하였다.
