Advancement of VLSI technology has resulted in continuous scaling down of MOSFET devices, whose feature size used in IC chips has been reduced to nanometer scale nowadays. At the same time, it leads new challenges of device reliability from a gate dielectric. In order to achieve high drive current and attain low power operation, the gate dielectric thickness has been reduced aggressively; the thickness is already in the direct-tunneling regime. In addition, high-k gate dielectrics are likely to be implemented in CMOS advanced technologies. One of the important challenges in integrating these high-k materials is to achieve lifetimes equal or better than their $SiO_{2}$ counterparts. Thus, to understand the reliability of such thin oxide or high-k material, it is important to clarify whether the performance degradation by interface traps in gate/gate dielectric is detectable and analyzable or not.
The charge-pumping technique has been successfully applied in the past four decades to characterize the interface traps in MOSFETs. Several authors have developed and presented different ways of applying this principle for the determination of the average density of interface traps, their energy distribution, and even the geometric mean value of the capture cross section for electrons and holes. As a consequence, the technique has become the most powerful and reliable technique for the characterization of the interface trap properties of MOSFETs than other methods. Moreover, the charge-pumping is adequate for the evaluation of the type of degradation of MOSFET devices, e.g., due to hot-carrier injection, Fowler-Nordheim tunneling (for nonvolatile memory applications), radiation damage, etc.
However, the advantages of the charge-pumping technique have paled into insignificance due to the constraints of application in up-to-date MOSFET devices; the charge-pumping technique cannot be applicable directly in a nanoscale floating body MOSFET caused by its physical operating principles. No reports have overcome the limitations so far, which reduce the research interest of the charge-pumping technique. Thereby, at this present, the conventional charge-pumping is considered and investigated in few restricted area as the tool of trap analysis exclusively.
In this thesis, to overcome the limitations of the conventional charge-pumping technique, a novel optically assisted charge-pumping technique is proposed. Owing to the optically generated carriers and novel operation scheme, optically assisted charge-pumping can be adaptable directly even in nanoscale floating body MOSFET without extra structural modification or test structure. Analytical model to extract interface trap density is developed based on device physics. Simple measurement procedure results reliable and informative interface trap properties including trap energy distribution, bulk trap density. In addition, the charge-pumping technique is applied to other possible applications; as a biosensing mechanism, an analysis of high-k material, or an analysis of thin-film channel devices. The unique physical properties of charge-pumping process, electron-hole recombination through the trap states, can be monitored by charge-pumping technique with high sensitivity and reliability. This has a merit to introduce a trap density modulation as a sensing methodology in other application area.
지금까지의 집적회로 (VLSI) 기술의 발전은 트랜지스터의 크기를 계속 줄여가면서 이끌어 왔고, 현재 트랜지스터의 크기는 이미 수십 나노미터까지 축소되어 있다. 이러한 상황 속에서 트랜지스터의 성능을 향상시키면서 저전력 동작을 가능케 하기 위해 트랜지스터의 게이트 절연막 (gate dielectric) 역시 수 나노미터 수준까지 얇아지게 되었다. 그리고 이러한 게이트 절연막을 구성하는 물질로 기존의 실리콘산화물 ($SiO_{2}$) 이 아닌 다양한 고유전체 (high-k) 물질을 적용하고자 하는 시도 역시 활발히 진행되고 있는 중이다. 결과적으로 트랜지스터의 안정적인 동작의 신뢰성 (reliability) 은 게이트 절연막에 의해 결정된다 해도 과언이 아니다. 따라서 게이트 절연막의 신뢰성을 분석하는 방법, 즉 게이트 절연막에서 트랜지스터의 성능 저하를 야기하는 계면 트랩 (interface trap) 을 평가 분석할 수 있는 기법은 트랜지스터 개발 초기 때부터 중요하게 여기어져 왔다.
지난 40년간 가장 널리 응용된 게이트 절연막의 계면 트랩 분석 기법은 단연 차지펌핑 (charge-pumping) 이었다. 차지펌핑을 통해 계면 트랩의 농도 및 에너지 분포 등 물리적 특성들을 매우 정확하게 분석해 낼 수 있었고, 이에 힘입어 트랜지스터의 반복적인 동작에 의한 스트레스에 의해 야기되는 성능저하 원인을 분명하게 규명할 수 있었다. 또한 트랜지스터뿐만 아니라 메모리 소자의 신뢰성 평가에도 응용되면서 반도체 소자 전반의 신뢰성 평가 분석 기법으로 자리잡았다.
하지만 최근 들어 3차원 트랜지스터 및 다양한 구조의 나노소자 들이 활발히 연구되고 있고 이것들이 차세대 소자로서 주목 받고 있는 상황에서, 이러한 소자들의 신뢰성 분석 역시 중요한 문제로 대두되고 있는 반면에 기존의 차지펌핑 기법은 이러한 문제를 전혀 해결해 주지 못하고 있는 실정이다. 그 이유는 기존의 차지펌핑 기법이 비교적 큰 사이즈의 평면형 트랜지스터에만 적용 가능하도록 개발되어 있기 때문이다.
따라서 본 연구에서는 기존의 차지펌핑의 한계를 극복할 수 있는 새로운 차지펌핑 기법을 제안한다. 이 새로운 기법은 기존의 차지펌핑이 적용될 수 없었던 3차원 트랜지스터나 현재 개발중인 다양한 구조의 나노소자에 곧바로 적용이 가능하기 때문에 이러한 소자의 신뢰성 분석에 응용될 수 있다. 이를 위해 물리적 해석모델 (analytical model) 및 측정 기법이 고안되었으며, 이로부터 게이트 절연막 뿐만 아니라 반도체 내부의 트랩 및 상태 분석 까지도 가능케 하였다. 현재 3차원 나노소자의 신뢰성 분석에 마땅한 방법이 없어 곤란한 상황에서 본 연구에서 제안하는 기법이 중요한 해법을 제시할 것이라 예상한다.
또한 기존의 차지펌핑의 응용은 오로지 게이트 절연막을 분석하는 것에만 국한되어 왔다. 하지만 본 연구에서는 차지펌핑 기법을 질병을 진단할 수 있는 바이오 센서라는 새로운 소자 동작에 응용하는 시도를 하였다. 트랜지스터의 게이트 절연막의 일부분을 식각한 후, 그 공간에 질병에 관계된 항원-항체를 고정화 시키게 되면 그 전과 후를 차지펌핑 기법을 통해 검출하는 방식이다. 이는 기존의 방법에 비해 매우 높은 민감도 (sensitivity) 를 가지며, 단순히 질병 검출뿐만 아니라 바이오 물질이 가지는 전기적 특성, 즉 전하량, 전하의 극성, 및 유전율까지 동시에 측정이 가능하다. 이는 차지펌핑이 기존 반도체 소자의 신뢰성 분석 기법이라는 틀을 벗어나 새로운 응용분야에도 적용될 수 있는 가능성을 확인한 계기가 되었으며, 반도체 소자 측정 기법을 응용한 새로운 바이오 물질의 전기적 분석 기법을 제공함으로써 IT-BT 기술간의 새로운 융합 가능성을 확인한 것에 의미가 있다.
