서지주요정보
Modeling and analysis of power supply noise effects on adc with chip-pcb hierarchical power distribution networks (PDNs) = 칩-피씨비로 구성된 전력 분배망을 갖는 아날로그 디지털 변환기의 전력잡음에 의한 현상 모델링과 분석
서명 / 저자 Modeling and analysis of power supply noise effects on adc with chip-pcb hierarchical power distribution networks (PDNs) = 칩-피씨비로 구성된 전력 분배망을 갖는 아날로그 디지털 변환기의 전력잡음에 의한 현상 모델링과 분석 / Bum-Hee Bae.
저자명 Bae, Bum-Hee ; 배범희
발행사항 [대전 : 한국과학기술원, 2011].
Online Access 원문보기 원문인쇄

소장정보

등록번호

8023148

소장위치/청구기호

학술문화관(문화관) 보존서고

MEE 11143

휴대폰 전송

도서상태

이용가능

대출가능

반납예정일

초록정보

According to trend of high intensity, most semiconductor systems are designed as a mixed-mode system having both analog and digital circuits. An analog-to-digital converter (ADC) is an essential device in mixed mode systems. The performance of the ADC, however, is deteriorated by coupled power supply noises through hierarchical chip-PCB power distributed networks (PDNs). In order to design a high-performance system, mod-eling and analysis of power supply noise effects on the ADC are necessary, as the power supply noise is coupled to the circuit through the hierarchical PDN structure in multilayer PCB substrates. Therefore, I propose a hybrid model for analysis of power supply noise effects on the ADC with various PDN structures. The model combines three modeling mechanisms. First, the coupling ratio of the power supply noise is derived by the combined model of chip-PCB hierarchical PDNs. Second, a behavior model is proposed for estimating of the chip perfor-mance by power supply noise. Through combining previous two results, the chip performance can be modeled and analyzed by coupled noise via hierarchical PDN. For experimental verification, the ADC is designed using a 0.13um CMOS process. The proposed model is verified based on a simulation and measurement from 100kHz to 4GHz. The ADC is strongly dependent on the hierarchical PDN impedance. Furthermore, when the noise coupling is high, the performance of ADC is af-fected by characteristics of the on-chip circuit, such as inter-modulation (IMD) effects. It is confirmed that the Effective Number of Bits (ENOB).

시스템의 고집적도로 최근의 시스템은 디지털 회로와 아날로그 회로를 동시에 포함하고 있는 Mixed-mode 시스템 특성을 갖는다. 디지털 회로는 Switching소자들로 구성되어 있어, 전력잡음의 하나의 원인인 Simultaneous Switching Noise를 발생시킨다. 반면 아날로그 회로는 이러한 전력 잡음에 민감한 성능을 보인다. I/O의 제한과 시스템의 복잡도의 증가는 전력잡음의 원인 회로와 전력잡음에 민감한 회로의 전력 분배망을 완전히 분리시키기 어렵다. 따라서 이러한 현상을 정확히 분석하여 실제 동작의 원인을 분석하거나, 혹은 전력 분배망 설계 시 고려하여 이러한 현상이 발생함에도 목표 성능에 도달 할 수 있는 시스템을 구현할 수 있다. 이러한 현상의 분석을 위해 디지털 신호를 아날로그 신호로 바꾸어 주는 Mixed Mode 시스템의 대표적인 소자라 할 수 있는 아날로그 디지털 변환기 (ADC)를 고려하였다. 이를 위해 CMOS 0.13um 공정을 사용하여 ADC를 설계하였고, 또한 다양한 전력 분배망을 설계하였다. 패키지까지 포함한 ADC에서의 전력잡음 현상을 분석하기 위하여, 첫째, 외부에서 인가된 노이즈가, 전력 분배망을 거치면서 얼마만큼 노이즈 커플링 되는지 분석하였다. 둘째, 회로의 전력 공급선까지 커플링된 노이즈는 회로에서 어떠한 현상을 나타내는지 분석하였다. 이러한 분석은 모델링과 함께 진행되었으며, 전력 분배망 모델링은 Segmentation Method를 활용하여, 각 성분들을 모델링 후 합쳐 주었다. 둘째로 회로모델은 Spice모델과 제안한 behavior 모델을 모두 사용하였다. Spice모델은 전력잡음 현상 뿐만 아니라 회로의 모든 동작을 정확히 분석해 내기 때문에 상당히 오랜 시간과 computation resource를 요구한다. 하지만 전력잡음 현상만을 정확히 모델링 한 제안한 behavior모델의 경우에는 다른 현상들의 예측은 불가능 하지만, 전력잡음 현상의 예측에 대해서는 빠르고 상당한 정확도를 보인다. 모델링과 분석은 실제 설계된 CMOS 0.13um 공정으로 설계된 ADC의 측정으로 검증되었으며, non-linear 소자에서의 전력 잡음 현상 분석에 응용할 방법이 제안되었다.

서지기타정보

서지기타정보
청구기호 {MEE 11143
형태사항 vi, 45 p. : 삽도 ; 30 cm
언어 영어
일반주기 저자명의 한글표기 : 배범희
지도교수의 영문표기 : Joung-Ho Kim
지도교수의 한글표기 : 김정호
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학과,
서지주기 References : p.41-42
주제 Analog-to-Digital Converter (ADC)
Simultaneous Switching Noise (SSN)
Electromagnetic Compatibility (EMC)
Power Distribution Network (PDN)
아날로그 디지털 변환기
전력잡음
전력 분배망
모델링
QR CODE qr code