Recently, the operating frequency and data bandwidth have been continuously increasing. Serial link sys-tems have been adopted to overcome limitation of parallel point to point system. According to the technical trends, timing and voltage margin become tighter. Timing jitter is the most intuitive criterion to judge signal quality. The primary causes to increase timing jitter are simultaneous switching noise (SSN) coupling and band-width limitation of the non-ideal channel due to channel loss. As increasing operating frequency, significant SSN is generated and coupled to the noise sensitive circuits. The higher speed signal is more affected by channel loss than the lower speed signaling. Therefore, it is important to estimate effects of SSN coupling and channel loss on signal quality.
A serial link consists of a transmitter, channel and receiver. Severe SSN causes clock jitter, which gener-ates periodic jitter (PJ) of the synchronous TX data. The TX output data travels via the non-ideal channel, and then is deteriorated by inter symbol interference (ISI). In order to secure link margin, the timing jitter should be estimated. SSN couples to the circuits though hierarchical power distribution networks (PDNs) and ISI occurs as traveling via the channel. Since the hierarchical PDNs and the channel is not ideal, there are lots of parasitics. It means that the PDNs and channel have frequency dependent characteristics. Therefore, co-modeling of chip, package and PCB needs to estimate the link margin.
In this paper, for estimation and improvement of jitter characteristics, a new modeling method based on a circuit-chip-package-PCB co-modeling approach is proposed to evaluate the effects of SSN coupling and chan-nel loss on data jitter. Each jitter component (PJ, DDJ, RJ) is analytically modeled depending on PDN imped-ance and channel characteristics. Then, probability density function (PDF) of each jitter component is derived. Finally, probability density function and peak to peak jitter of total jitter are calculated. In order to estimated PJ due to clock jitter by SSN coupling, hierarchical PDNs are modeled by using segmentation method. The clock jitter characteristics depending on frequency and amplitude of SSN are estimated by the analytical model. Then, the model can be established by combination of PDN and circuit models for clock jitter depending on noise fre-quency and PDN impedance in the system. For calculation of DDJ, the worst case analysis is utilized. The worst case pattern to maximize DDJ can be found by the single bit pulse (SBP) response and the modified peak distor-tion analysis (mPDA) method. The PDF of PJ and DDJ are modeled by dual-Dirac delta function. Finally, the PDF of total jitter (TJ) is calculated by convolution of each PDF of PJ, DDJ and RJ, and the peak-to-peak jitter is extracted by dual-Dirac method.
In order to validate the proposed model, the DLL and simple transmitter are fabricated using TSMC 0.18 um CMOS process. Then the clock jitter of the DLL is measured by sweeping the SSN frequency from 10 MHz up to 3 GHz. It is successfully demonstrated that the experimental results are consistent with the predictions gen-erated using the proposed model. It is also confirmed that the jitter characteristic of the DLL is strongly depend-ent on the SSN frequency and the PDN impedance profile of the chip-package-PCB hierarchical PDNs, not only on the circuit properties. It shows the necessity of co-modeling and analysis of the chip-package-PCB for the circuit design.
최근 기술 동향은 동작 주파수와 데이터 용량이 급증하고 디지털 프로세서, 메모리, 센서, 아날로그 회로, 수동 소자들이 하나의 시스템에 집적되는 추세를 보이고 있다. 이러한 기술 동향에 따라 각종 간섭 현상 등으로 인해 타이밍과 전압 마진이 감소하여 신호 특성을 떨어뜨리게 된다. 신호 특성을 가늠하는 직관적인 기준이 되는 것이 타이밍 지터이다. 따라서 고속 집적화 된 시스템에서의 타이밍 지터를 예측하는 것이 매우 중요하다.
데이터의 지터를 유발시키는 원인은 다양하다. 그 중 동시 스위칭 노이즈와 채널 로스는 신호 특성을 악화 시키는 주요 원인이 된다. 동시 스위칭 노이즈는 클럭 생성기에 직접 유입이 됨으로써 주기성을 지닌 지터 (Periodic jitter)를 유발하고 데이터는 이러한 클럭에 동기화되어 지터를 가지게 된다. 채널 로스는 채널의 대역폭을 좁힘으로써 ISI (inter-symbol interference)를 유발한다.
동시 스위칭 노이즈와 채널 로스에 의한 시리얼 통신 시스템에서의 데이터 지터를 예측하기 위해서 모델링하고 이를 주파수 영역별로 분석하였다. 먼저 동시 스위칭 노이즈가 DLL에 미치는 영향을 분석하기 위하여 칩, 패키지, 피씨비로 구성된 계측적 전력 접지 분포망을 segmentation method를 이용하여 노이즈 전달 함수를 구하였다. 또한 전력 노이즈에 대한 DLL 회로의 민감도를 해석적으로 모델하였고 노이즈 전달 함수와 결합하여 최종적인 클럭 지터를 노이즈 주파수, 전압, 전력 접지 분포망의 임피던스의 함수로 모델하였다. 제안한 클럭 지터 모델로부터 동기화된 트랜스미터 데이터에 전달되는 PJ를 계산하였고 이로부터 PJ의 확률분포함수를 구한다. 전체 직렬 링크 상의 데이터 지터를 구하기 위해 채널 모델링 신호의DCD를 모델 한다. 이로부터 단일 펄스 응답과 modified peak distortion analysis를 통해 eye-diagram이 최소화 되는 패턴을 찾음으로써 데이터 디펜던트 지터 (DDJ)의 확률분포함수를 듀얼 디락 델타 함수로 모델한다. 최종적으로 RJ, PJ, DDJ의 확률 분포 함수를 컨볼루션 함으로써 토탈 지터의 확률분포함수를 알 수 있고 peak-to-peak 지터 값을 추출할 수 있다. 제안한 모델은 3GHz 영역까지 실험적으로 검증되었으며 기존의 모델에 비하여 빠르고 정확한 결과를 보였다.
제안한 모델을 통해 지터를 제거하기 위한 노이즈 마스크를 설정하고 주파수 영역별 임피던스 컨트롤을 함으로써 PJ를 효과적으로 줄일 수 있었다. 또한 채널로스를 보상하기 위한 Defected ground structure를 이용한 수동 등화기 구조를 제안함으로써 DDJ를 최소화 하였다. 제안한 디자인은 실험적으로 검증되었으며 약 92.3% 만큼 지터 특성을 개선 시킬 수 있었다.
