This thesis introduces design techniques for a low-power and a low-noise PLL. For the low power consumption, a low-voltage VCO is proposed. To alleviate the trade-off between tuning range and the phase noise in switched tuning scheme, a multi-stage voltage-boosting circuit is proposed. In addition, to avoid worst-case design and increase VCO`s robustness to PVT variations, an adaptive body-biasing technique is proposed. The proposed VCO is implemented in 0.18 <<\mu>>m CMOS technology and operates at 2.4 GHz. It achieves phase noise of -117 dBc/Hz at 1-MHz offset and tuning range of 20 %, while consuming 365 <<\mu>>W. Figure-of-merit with the tuning range is -197 dBc/Hz, which is comparable with the recent state-of-the-art low-voltage VCOs.
Although the power consumption can be reduced with low-voltage circuits, a DC-DC converter is required if the overall system works at a higher power supply. For low-power and low-cost systems, power and area overhead of the DC-DC converter can be significant. Hence, reducing the current consumption at a nominal supply voltage is desirable for integration with the overall system that uses a single supply voltage without the need for DC-DC converter. The proposed low-power PLL consists of low-voltage circuits to reduce the power consumption dramatically and effectively. In addition, a charge-recycling technique among the low-voltage circuits maximizes efficiency by removing DC-DC converters for low supply voltage. As stacking low-voltage circuits between supply and ground, each circuit acts as an each other`s DC-DC converter and then the efficiency for voltage conversion becomes effectively 100 %, which implies that power is consumed all for functionality of the circuits. Moreover, low-voltage circuits` high sensitivity to process, voltage and temperature (PVT) variations is alleviated by proposed techniques such as an adaptive body biasing, negative feedback between a VCO and divide-by-2 and manipulating the I-V characteristic of a VCO. The low-power PLL is implemented in 130 nm CMOS. it covers 2.4-GHz ISM band with quadrature output. It achieves 820 fs and 2.65 ps of rms jitter performance in integer- and fractional-N mode, respectively while consuming only 860 <<\mu>>W and the FOM is the state-of-the-art. This PLL consumes the lowest power among the GHz range PLLs ever reported.
The noise requirement for the PLL has become tough with demand for the high data rate. To achieve low noise performance in a fractional-N PLL, reducing the delta-sigma modulator is essential. To reduce the DSM noise, the operating frequency is increased by using an integer-N PLL with a reference injection. The reference injection is filtered out the noise of the PLL and hence the integer-N PLL is implemented as a bang-bang PLL. The output of the integer-N PLL is used as a reference signal in the following fractional-N PLL. Due to the small multiplication factor and the high-frequency DSM, the noise of the fractional-N PLL can be easily reduced in the output. The drawback of this architecture is that the high-resolution high-speed DSM is required which consumes a lot of power. The power consumption of the DSM is reduced by cascading low-resolution DSMs. The proposed PLL is fabricated in 130nm CMOS. The reference injection improves the noise and spur performance by 20 dB. The output of the bang-bang PLL shows the rms jitter of 1.74 ps at 400MHz, which is the integrated phase noise of -50dBc. The fractional spurs are less than -60 dBc. The proposed PLL achieves the state-of-the-art FOM among the fractional-N PLL.
Low-voltage VCO (Voltage boosting and adaptive body biasing)
일반적으로 PLL이 소비하는 전력의 상당부분을 VCO가 소모하게 된다. VCO의 전력소모를 줄이기 위해서 저전압 설계에 대한 많은 연구가 되었지만 실제로 쓰이기에는 여러가지 문제를 가지고 있다. 본 연구는 저전압 VCO의 문제점인 tuning range와 PVT variation에 대한 문제를 해결할 수 있는 방안에 대해 연구를 하였다. 첫번째, tuning range를 넓히는 것에 관한 연구이다. Tuning range의 경우 일반적으로 switched tuning을 사용하여 개선이 가능하지만 저전압에서는 switch를 fully turn-on 시킬 수 없기 때문에 사용할 수 가 없다. 따라서 본 연구에서는 공진하고 있는 VCO의 출력전압을 이용해 높은 전압을 생성하고 그것을 이용해 switch를 구동함으로서 저전압에서도 switched tuning을 사용할 수 있게 하였다. 두번째로는 PVT variation에 둔감한 VCO를 설계하였다. Amplitude detector를 이용해 VCO의 동작을 monitor 하면서 스스로 body 전압을 조절하여 PVT variation에 둔감한 특성을 가지도록 하였다.
제안된 VCO는 0.5V에서 동작을 함에도 불구하고 일반 VCO와 비슷한 20\%의 tuning range를 가지고 있고 PVT variation에 대해 안정된 특성을 보인다.
Low-power PLL (Charge-recycling PLL with a negative feedback)
전력소모를 줄이기 위해 저전압 회로 설계가 효과적이지만 일반적으로 전체 시스템은 저전압으로 동작하지 않기 때문에 저전압 회로를 구동하기 위해서는 추가적인 DC-DC converter가 필요하다. 본 연구에서는 추가적인 DC-DC converter없이 저전압 회로를 구동할 수 있는 charge-recycling technique을 제안하였다. 기본적인 concept은 저전압 회로를 stack함으로서 회로의 구동전압이 series로 연결되어 전체 시스템과 같은 전압에서 구동이 가능하다는 것이다. 본 연구에서는 VCO위해 divider와 DSM을 stack하는 구조를 제안하였다. charge-recycling 회로의 보다 안정된 동작을 위해서는 중간 node의 전압을 일정하게 유지 시켜주는게 중요한데 이것 또한 DC-DC converter없이 회로의 저전압 설계와 negative feedback을 이용하여 PLL 전체 동작 주파수에서 10mV이내의 variation만을 가지도록 설계하였다.
제안된 PLL은 2.5GHz에서 동작하지만 860uW밖에 소비하지 않는다. 지금까지 나온 GHz fractional-N PLL중 가장 저전력이며 FOM면에서도 state-of-the art의 성능을 가진다.
Low-noise PLL (Cascade PLL with a cascade DSM)
Low-noise fractional-N PLL을 설계하기 위해서는 DSM noise를 줄이는 것이 중요하다. 기존의 연구에서 필요했던 복잡한 hardware에 의한 면적과 전력소모를 줄이기 위해 본 연구에는 새로운 구조의 PLL을 제안하였다. 제안된 구조는 2개의 PLL을 cascade하는 방식이다. 첫번째 PLL은 bang-bang integer-N PLL로 설계하여 굉장히 간단하게 설계가 가능하며 reference injection을 통해 높은 주파수의 신호를 low-noise로 구현이 가능하다. 첫번째 PLL의 출력을 두번째 PLL의 reference frequency로 사용하면 DSM이 높은 주파수에서 동작하기 때문에 low-noise로 설계가 용이하다. 하지만 높은 주파수로 동작하기 때문에 DSM의 전력소모가 많아지는 단점이 있지만 이것은 높은 bit의 DSM을 제안된 작은 bit의 DSM을 cascade하는 구조를 사용하여 complexity를 낮추고 전력소모를 줄일 수 있다. 본 연구에서는 두번째 PLL이 analog PLL로 구현이 되었지만 high frequency 동작에 의해 TDC resolution이 완화 되는 장점이 있어 digital로 구현 되기 용이하고 따라서 digital PLL에도 적합한 구조이다.
