To estimate the simultaneous switching noise (SSN) generation and evaluate the PDN designs in TSV-based 3D-ICs, the impedance properties of the 3D-PDNs in the 3D-ICs are required. In this research, a new modeling method for the estimation of impedance properties of the 3D-PDN in a TSV-based 3D-IC is proposed. The main approach of the modeling method is to decompose the 3D-PDN into the on-chip PDNs in which the on-chip decoupling capacitors are embedded and the P/G TSVs and calculate the impedance properties of the decomposed PDN structures independently. After the decomposition and the calculation, the impedance proper-ties of the 3D-PDN are estimated by using a segmentation method.
In order to calculate the impedance properties of the decomposed PDN structures of the 3D-PDN, three kinds of modeling methods are introduced. First, an equation-based modeling method to estimate the impedance properties of the on-chip PDN is proposed. Second, a modeling method to estimate the impedance properties of the on-chip PDN including the on-chip decoupling capacitors is proposed. Third, a new modeling method to estimate the impedance properties of 3D-PDN is proposed.
In order to verify the modeling methods of the on-chip PDN and the on-chip PDN including the on-chip decoupling capacitors, the on-chip PDN and the on-chip PDN comprising the on-chip decoupling capacitors have been fabricated. These modeling methods have been verified by comparing with the experiment results in the frequency domain from 0.1GHz to 20GHz. The proposed modeling method of the 3D-PDN has been verified by comparing with the simulation results from CST MWS in the frequency range of 0.1 GHz to 20 GHz. The impedance property of the 3D-PDN is analyzed. In addition, using the proposed models, we analyze the impedance properties of the 3D-PDN with respect to the parameter variations of the 3D-PDN design.
3차원 IC내의 회로가 동작함에 있어 필요한 전력은 전력 분배망에 의해 공급되게 된다. 이 때, 회로의 동작에서 발생하는 Switching current는 전력 분배망의 임피던스와 만나 Simultaneous Switching Noise (SSN)를 발생시킨다. 이렇게 발생한 SSN은 시스템 동작 성능에 있어서의 저하를 일으킨다. 이 같은 SSN 발생을 예측하고 전력 분배망 설계를 평가하는 기준으로 전력 분배망의 임피던스가 활용 된다.
본 연구는 3차원 IC내의 3차원 전력 분배망의 임피던스 특성을 빠르고 정확하게 해석할 수 있는 새로운 모델링 방법을 제안한다. 3차원 전력 분배망의 경우 다양한 크기의 구조가 복합적으로 존재하기 때문에 기존의 방법인 3D EM simulator을 이용했을 때 시뮬레이션 시간이 오래 걸리고 정확도가 감소하는 문제점을 가지고 있다. 본 연구에서는 새로운 방법으로 3차원 전력 분배망을 형성하는 각각의 구조체를 분리하고 분리된 구조체를 독립적으로 계산하여, 최종적으로 이를 구조 분할 방법을 이용하여 연결하는 방법을 제안한다. 이 과정에서, 복잡한 형태의 필드분포를 갖기 때문에 임피던스 특성을 계산하기 어려운 각각의 구조체에 대해 계산식에 기반한 RLGC 모델을 제안하고 이를 기반으로 각 구조체의 임피던스 특성을 계산하게 된다.
제안된 모델 중 칩 단위 전력 분배망 모델은 20 GHz까지 주파수 영역에 대해 측정을 통해 검증되었으며, 실험적 결과와 정확도 측면에서 우수한 결과를 나타낸다. 아울러 기존의 해석 방법인 EM simulator을 이용하는 방법과 비교하여 시뮬레이션 시간을 크게 줄일 수 있었다. 그 외 TSV 기반으로 쌓인 전력 분배망의 모델과 패키지 전력 분배망의 모델의 경우 시뮬레이션을 통한 검증 결과 정확도 측면에서 우수한 결과를 나타내었으며, 이 역시 EM simulator을 이용하는 방법과의 비교결과 시뮬레이션 시간을 크게 단축 시킬 수 있었다.
앞서 제안되고 측정 및 시뮬레이션을 통해 검증된 모델을 이용하여 실제 계발 단계에 있는 TSV 기반GPU 시스템 내의 3차원 전력 분배망의 임피던스를 예측하고 분석하는데 이를 활용하였다. 그 결과, 3차원 전력 분배망의 복잡한 형태의 임피던스 특성을 분석할 수 있었으며, 이 과정에서 TSV 기반 전력 분배망에서 발생하는 임피던스 특성에 대해 관찰, 연구, 분석하였다.
