Hard Disk Drives (HDDs) have been used for a long time as the data storage devices in modern computer systems. Recently, Solid-State Drives (SSDs) are in the spotlight as a next generation storage device. Although SSD has many features such as high writing and reading speed, no mechanical parts, and smaller power consumption, its data reliability has been ever worsen and become an urgent issue as number of stored bits per cell, called bit density, increases. In this thesis, we investigate error-control systems for future NAND flash memories in which each cell contains more than 2 bits. To assess the theoretic limits of bit density, i.e. bits/cell, we model the read and write processes as transmissions of m-ary Quadrature Amplitude Modulation (QAM) signals over Additive White Gaussian Noise (AWGN) channel and evaluate channel capacities of the equivalent communication systems. In NAND flash memory, bit values are represented in a form of stored charge levels which are by nature analog values. The level of stored charges is later read and quantized by a sensing circuit. Most of incumbent NAND flash memories have 1-bit quantization due to practical reasons such as limited buffer size and reading speed. In the capacity evaluations, we take the following factors into account; 1) bit density which includes Multi-Level Cell (MLC, 2 bits/cell), Tri-Level Cell (TLC, 3 bits/cell), and Quad-Level Cell (QLC, 4 bits/cell), and 2) quantization precisions which include infinite precision, i.e. analog value, q-bit quantization, and 1-bit quantization. The three different quantization precisions correspond to AWGN, Discrete-Memoryless Channel (DMC) with m inputs and $2^q$ outputs, and BSC, respectively. The capacity analysis shows that current error-control systems with BCH codes result in significant loss of storage capacity as bit density increases from MLC to QLC, which motivates us to look for possibilities with more powerful error control codes, Low-Density Parity-Check (LDPC) codes.
First, we design capacity-approaching LDPC codes with the EXtrinsic Information Transfer (EXIT) chart technique for BSC model and evaluate their performances with extensive Monte Carlo simulations. This work clearly demonstrates that even with the powerful error-control codes it is inevitable to suffer from huge loss of storage capacity, which mainly stems from the information loss due to 1-bit quantization. In this thesis, we propose a novel quantization scheme which provides a good compromise between performance and complexity of quantization circuit. From a theoretical perspective, we evaluate capacities of NAND flash memories with the proposed quantization scheme and show that the capacities are very close to those for AWGN channels. In addition, we optimize LDPC codes for an equivalent communication channels for the proposed quantization scheme and evaluate performances of them with Monte Carlo simulations. The simulation results are compared with those of BCH codes, which tell that the proposed system has 1.53dB and 3dB SNR gain over BCH code at word error rate (WER) $10^{-15}$ in the case of MLC and TLC NAND flash memories, respectively. In the design of LDPC codes, only Reed-Solomon based Quasi-Cyclic (RS-QC) LDPC codes are considered since they have better error-floor behaviors and mathematically tractable structure, which makes them more practically amenable.
하드 디스크 드라이브는 오랫동안 컴퓨터 시스템의 저장장치로 사용되어 왔다. 최근들어 SSD가 차세대 저장장치로 주목 받고 있다. SSD는 읽기, 쓰기 속도가 빠르고 기계적인 동작이 없으며 전력 소모가 적다는 특징을 가지지만 셀당 저장 비트 수가 증가함에 따라 신뢰도가 감소하고 있다. 이 학위 논문에서는 셀 당 2비트 이상을 저장하는 미래의 낸드 플래시 메모리를 위한 오류 정정 시스템을 조사한다. 셀 당 비트 수의 이론적인 한계치를 계산하기 위해, 읽고 쓰는 과정을 m-ary Qudrature Amplitude Modulation (QAM) 신호가 Additive White Gaussian Noise (AWGN) 채널을 통과한 것으로 모델링 한다. 그리고 등가 통신 채널의 용량을 계산한다. 낸드 플래시 메모리에서 아날로그 값의 형태인 전하량의 레벨이 비트 값을 표시하는데, 저장된 전하량의 레벨은 센싱 회로를 통해 양자화 된다. 낸드 플래시 메모리에서는 대부분 제한된 버퍼의 크기나 읽기 속도와 같은 현실적인 문제 때문에 1비트 양자화를 수행한다. 우리는 셀 당 비트 저장밀도가 Multi-Level Cell (MLC, 2bits/cell), Tri-Level Cell (TLC, 3bits/cell), Quad-Level Cell (QLC, 4bits/cell) 인 환경에서 무한대 양자화, q 비트 양자화, 1비트 양자화인 경우를 고려하여 채널용량을 계산한다. 세 가지 다른 양자화 방법은 각각 AWGN, m개의 인풋과 $2^q$ 개의 아웃풋을 갖는 Discrete-Memoryless Channel (DMC), BSC 에 각각 대응한다. 채널 용량 분석은 현재의 오류 정정 시스템인 BCH 부호가 MLC에서 QLC로 비트 밀도가 증가함에 따라 채널 용량 손실이 커짐을 보여준다. 그리고 이것은 우리가 Low-Density Parity-Check (LDPC) 부호와 같은 더 강력한 오류 정정 부호로부터 채널용량 접근에 대한 가능성을 찾아야 함을 말해준다.
먼저 우리는 엑싯차트를 사용해 BSC 모델에서 채널용량에 접근하는 LDPC 부호를 설계하고 Monte Carlo 시뮬레이션을 통해 성능을 평가한다. 이 과정은 강력한 오류 정정 부호조차도 1 비트 양자화로 인한 정보의 손실로 인한 저장 용량의 손실이 필연적으로 생겨난다는 것을 보여준다. 이 학위 논문에서는 양자화 회로의 성능과 복잡도를 적절히 해결할 수 있는 양자화 방법을 제안한다. 그리고 제안된 양자화 방법에 의해 생겨난 등가 통신 채널에 대해 LDPC 부호를 최적화 하여 설계하고, Monte Carlo 시뮬레이션을 통해 성능을 평가한다. 시뮬레이션 결과는 제안한 시스템이 BCH 부호와 비교하여 워드 오류율 10^-15에서 MLC와 TLC 에 대해서 각각 1.53dB의 이득과 3dB 이상의 이득이 있을 것임을 보여준다. LDPC 부호를 설계할 때에는, 좋은 오류 마루 성능을 갖고, 수학적인 구조를 갖는 Reed-Solomon based Quasi-Cyclic (RS-QC) LDPC 부호만을 사용한다.
