In Through-silicon via (TSV) based three-dimensional integrated circuit (3-D IC), three-dimensional interconnections are expected to realize considerable high bandwidth throughput in vertically stacked and laterally distributed ICs. However, although TSVs and a silicon interposer in TSV-based 3-D IC lead to a significant decrease of interconnect length, the received digital signal is still degraded at high data rate due to non-idealities of 3-D IC channel. Therefore, analysis of signal integrity in 3-D IC is necessary.
The eye-diagram, which is a convenient and graphical method to analyze received digital signal, is usually used for analyzing the signal integrity. However, the simulation and measurement of the eye-diagram have several limitations, such as time consuming and fabrications of 3-D IC test vehicles. Moreover, though there has been the previous works for estimating the eye-diagram, these methods have the limitations of accuracy and the estimation time.
In this thesis, the precise and fast eye-diagram estimation method is proposed, verified and applied to the optimization of the 3-D IC channels. As mentioned before, the previous eye-diagram estimation methods have several limitations, because they use the simplified channel model or time-consuming processes. There-fore, the proposed method uses the equivalent-circuit model of 3-D IC channel and the equation-based calculation, and they compensate the accuracy and the estimation time, respectively. For verifying the accuracy and the fast estimation time, the comparison result between the proposed method and the full-wave simulation are presented. The result shows that the estimated eye-diagram using the proposed method is almost same with the eye-diagram using the full-wave simulation, and the estimation time is much faster. Moreover, the verification result of the proposed method by measuring the fabricated test vehicles, which contain TSV and the silicon interposer interconnect, are also presented.
Finally, the proposed eye-diagram estimation method is applied to the optimization of the typical 3-D IC channels. The optimization targets are the critical paths of the vertical and lateral configuration, which are thy typical 3-D IC structures. Because 3-D IC channel consists of the multi-stacked TSV and the silicon inter-poser interconnect, the structure of the multi-stacked TSV and the silicon interposer interconnect are optimized separately. In the case of the multi-stacked TSV, the larger diameter of TSV and the thicker oxide-thickness make the better eye-diagram. In the case of the silicon interposer interconnect, the width is optimized by estimating the eye-diagrams with various widths. Consequently, the optimized eye-diagrams using the optimal structure of the target 3-D IC channels are estimated by using the proposed method.
실리콘 관통 비아 기반 3차원 IC로부터 구현되는 3차원 배선은 더 높은 시스템 대역폭을 가능하게 해준다. 하지만 실리콘 관통 비아 기반 3차원 IC의 실리콘 관통 비아와 실리콘 인터포져는 배선의 길이를 굉장히 줄여주지만, 데이터 전송률이 높아짐에 따라 여전히 전송 받은 디지털 신호는 왜곡된다. 따라서 3차원 IC의 고속 채널에서 신호의 무결성에 대한 분석이 매우 필요하다.
일반적으로 신호의 무결성을 분석하기 위해, 전송 받은 디지털 신호를 편리하게 분석할 수 있는 아이-다이어그램을 많이 사용한다. 하지만 시뮬레이션이나 측정을 통해 3차원 IC 채널에서의 아이-다이어그램을 얻으려고 하면, 시간적인 측면이나 공정적인 측면에서 많은 제한이 따른다. 따라서 아이-다이어그램을 빠르고 정확히 예측하려는 많은 연구들이 있어왔다. 하지만 기존의 연구들은 예측된 아이-다이어그램의 정확도나 예측해내는 시간 측면에서 각각 여러 한계점들이 존재했다.
본 연구에서는, 기존의 연구들의 부족한 점들을 보완하여 3차원 IC의 고속 채널에서 아이-다이어그램을 정확함과 동시에 빠르게 예측할 수 있는 방법을 제안하고, 검증한 후 실제 3차원 IC의 채널에 대한 최적화에 적용시킨다. 앞서 언급한 것과 같이, 이전의 아이-다이어그램 예측 방법들은 단순화된 채널 모델을 사용하거나 시간이 오래 걸리는 예측 방법들을 사용하기 때문에 여러 한계점들이 존재했다. 따라서 제안한 방법은 3차원 IC 채널에 대한 등가 회로를 사용하고, 수식에 기반하여 계산을 하여 정확하고 빠르게 아이-다이어그램을 예측할 수 있게 된다. 제안한 방법을 시뮬레이션과 비교하면 거의 비슷한 아이-다이어그램을 훨씬 빠른 시간으로 예측하여 효율성을 높일 수 있다. 측정한 아이-다이어그램과 비교해봐도, 거의 비슷한 것을 확인해 볼 수 있다. 제안한 3차원 IC의 고속 채널을 위한 아이-다이어그램 예측 방법은, 3차원 IC 채널에 대한 최적화같이 많은 아이-다이어그램을 예측해봐야 하는 경우에 굉장히 유용하게 사용할 수 있다.
