Due to the unique negative differential resistance (NDR) and pico-second switching characteristics at room temperature, an RTD has been considered as a practical nano-scale quantum effect device for various digital circuit gates and reconfigurable logic gates.
In these applications, a series combination of an RTD and a three-terminal transistor is configured as a basic building block. For a highly-functional fabrication technology, an internal series connection of a resonant-tunneling quantum-well layer and the emitter layer of an HBT has been used to reduce the parasitic circuit elements, simultaneously achieving the compact layout compared to an externally series connected scheme.
In this thesis, an internally series-connected RTD/HBT technology has been developed using an etch back process with a self-aligned base metallization. The self-aligned process is used to reduce the parasitic resistances, which generally degrade the high frequency performances. The fabricated internally series-connected RTD/HBT has been characterized with dc and RF modeling analysis. The proposed prototype device with an emitter area of 2Χ4 $μm^2$ shows a PVCR (peak to valley current ratio) of 12.4, a peak current density of 103 kA/$cm^2$ , and a peak voltage of 0.77 V. The obtained peak voltage is decreased by 12.5 % compared to the externally series-connected device due to the reduction of parasitic elements such as the contact resistance. The reduced values in the parasitic resistance have been estimated to be in a range of 10~12 Ω.
To demonstrate an applicability of the developed approach to a basic digital gate, a threshold gate has been implemented by using the internally series-connected RTD/HBT technology. The fabricated threshold gate IC exhibits the correct performance characteristics at a high clock frequency of 3 GHz. The layout density of a threshold gate using the proposed device is reduced by 43%, compared to that of the circuit using externally series-connected RTD/HBT.
반도체 시장이 하나의 큰 산업으로 발전한 이래로, 현재까지 전세계 반도체 시장을 점유하고 있는 기술은 Silicon(Si)을 기반으로 하고 있는 CMOS 기술이며, 현재까지도 이에 관련된 연구가 활발히 진행되고 있다. 하지만 Si 기반의 CMOS 기술은 현재 오랜 개발 기간과 지속적인 scaling down으로 인해 이미 그 개발 단계가 물리적 한계에 도달한 상황이다. 따라서 이와 같은 CMOS 기술의 물리적 한계를 극복하기 위해, 근본적으로 물질적 특성에서 우수한 장점을 가지고 있는, InP 기반의 HEMT, HBT, RTD 등 III-V 화합물 반도체를 이용한 기술 개발이 활발하게 진행되고 있다.
RTD (Resonant Tunneling Diode)는 상온에서 pico-second 단위의 빠른 switching 속도와 함께, 소자 고유의 NDR (Negative Differential Resistance) 특성을 지니므로 적은 소자 수 및 적은 전력 소모로 회로를 동작 시킬 수 있는 장점을 가지고 있어, 이를 바탕으로 안정적인 초고속 디지털/아날로그 회로 설계를 가능하게 한다 [1-2]. 최근에 연구되고 있는 RTD 기반의 회로 topology로는 Nanopipeline IC [3], Threshold gate IC [4], 그리고 Reconfigurable logic [5] 등이 있다. 앞에서 언급한 RTD 기반의 topology들을 구현하는데 있어서 RTD와 3-terminal의 transistor가 series로 연결된 Fig. 1-1 구조가 핵심 building block이라고 할 수 있다. RTD는 기존의 III-V transistor 중에서도 초고속 동작 특성을 가지는 HBT (Heterojunction Bipolar Transistor)와 layer 구조 측면, 공정 과정 측면에서 호환성이 가장 뛰어나며, InP 기반 RTD/HBT MMIC 기술을 이용한 디지털 회로는 초고속 특성뿐만 아니라 저전력 특성에서도 월등한 장점을 보이고 있다.
기존 InP 기반 RTD/HBT 기술은 RTD와 HBT의 mesa를 wafer 위의 다른 면적에 각각 따로 구현하는 방법으로 최적화 된 공정이다. 기존 공정 process를 이용하여 핵심 building block을 제작한, RTD와 HBT가 interconnection line에 의해 외부적으로 연결 된 externally series-connected RTD/HBT가 구현될 수 있게 된다. 하지만 reconfigurable logic과 같이 고 집적도가 필요한 topology에 좀더 효과적으로 응용되기 위해서는, 소자가 차지하는 면적을 감소시키는 연구가 필수적이다. 기존 RTD/HBT layer를 살펴보면, resonant-tunneling quantum-well layer가 HBT의 emitter layer 위에 직접적으로 stacked 되어 있는 구조를 가지고 있고, 이런 특성을 이용한다면, RTD와 HBT를 하나의 series로 연결된 mesa로 구현하는 internally series-connected RTD/HBT가 제작 가능하다. 초기에 개발되었던 series-connected RTD/HBT 소자는 non-self-aligned 방식으로, emitter metal과 electrode를 연결하는데 있어서 air-bridge 방법을 이용하였다. 하지만 향후에 e-beam 또는 stepper를 이용한 sub-micron 레벨에서의 공정 조건을 최적화 한다면, air-bridge를 이용하여 1 μm 미만의 작은 사이즈 emitter와 다른 electrode를 연결하는 조건은 적합하지 않다. 따라서 이번 연구에서는 InP 기반 RTD/HBT 기술에서 최적화되었고, sub-micron 공정에서도 용이하게 적용될 수 있는 etch back 공정을 이용하여 self-aligned internally series-connected RTD/HBT를 설계하고 제작한다. 또한 dc 측정과 RF modeling을 통해 소자의 특성을 비교 분석한다. 추가적으로 제안하는 소자를 이용하여, Reconfigurable Logic의 기본 동작 이론을 확인할 수 있는 Threshold gate IC를 설계 및 제작하여, 앞으로 Reconfigurable logic에 응용할 수 있는 기반을 마련한다. 다음으로 회로 측정을 통해 설계한 IC의 특성을 파악하고, 제안된 소자가 operation speed에 미치는 영향을 AC current effect 측면에서 분석한다. 마지막으로 회로가 차지하는 면적을 기존 InP 기반 RTD/HBT 기술을 이용하였을 때와 제안된 기술을 이용하였을 때에 layout 비교를 통해 분석한다.
