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양극산화 알루미늄 기판 기반의 3차원 적층 패키지의 구현 = Implementation of 3D stack package using an anodized aluminum substrate
서명 / 저자 양극산화 알루미늄 기판 기반의 3차원 적층 패키지의 구현 = Implementation of 3D stack package using an anodized aluminum substrate / 한준호.
저자명 한준호 ; Han, Jun-Ho
발행사항 [대전 : 한국과학기술원, 2011].
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초록정보

In this thesis, 3D stack packaging structure was designed and fabricated using an anodized aluminum substrate. This study is focused in new stack technology that is Metal Pin Interconnection. Advantages of this packaging structure are that it is easy process for alignment in stacking several substrates and is useful to high density. Top substrate is composed coplanar waveguide and vertical via for interconnection. Bottom substrate is composed microstrip line, ground via and metal pin for interconnection. These two substrates are connected through metal pin. So metal pin formation process is key fabrication process of this thesis. A fabrication process was developed which is quite straight forward, compared to Si or 3-5 group compound substrates. All the fabrication process was conducted in semiconductor process. The metal pin formation process is conducted by using SU8 photo resist. This SU8 photo resist has characteristic of high aspect ratio. So metal pin formation was performed easily. This fabrication process is described in detail in chapter 4, including the circuit fabrication process and package process. In chapter 5, Via modeling process and analysis of measured data were described. This method of Via modeling is performed using EM simulation data for confirmation. Then Analysis of measured data and extraction of via parameter are performed. This results are discussed in chapter 5 and chapter 6. In conclusion, if this 3D stack package process is complemented in interconnection metal pin to top substrate, this 3D stack package process will apply in more advanced devices and modules.

본 논문에서는 양극 산화된 알루미늄 기판을 이용한 3차원 적층 기술의 개발에 대해서 다루었다. Chap. 1에서는 패키지의 정의 및 현재 주목받고 있는 3차원 패키지에 대해서 다루었다. 그 중 현재 가장 주목받고 있는 TSV 기술에 대해서 다루었으며, TSV 기술과 비슷한 기술인 양극 산화 알루미늄 기판을 이용한 3차원 적층 기술을 제안하였다. 제안한 3차원 적층 구조와 TSV와의 비교를 통해 이번 연구의 목적과 동기를 설명하였다. Chap. 2에서는 제안한 3차원 적층 구조를 완성하기 위해서 꼭 필요한 공정인 선택적 양극산화 공정과, 수직 식각 공정, 그리고 Metal Pin 형성 기술에 대해서 다루었다. Chap. 3에서는 제안한 3차원 적층 기술에 대하여 형태와 구조에 대하여 설명하였고, EM Simulation을 통해 가능성을 검증하였다. Chap. 4에서는 실제 공정 Step에 대한 설명과 중간 결과 그리고 공정시 겪었던 시행착오와 해결방안에 대해서 서술하였다. Top Substrate와 Bottom Substrate 개별 공정의 개발이 완료되었다. 마지막으로 Chap. 5에서는 측정 결과를 분석할 방법론에 대해서 자세하게 설명하였다. Via Parameter를 추출하기 위한 방법에 대해서 설명하고, EM Simulation을 통해 얻어진 S parameter를 이용하여 값을 추출해 보았다. 그 결과와 TSV의 Via를 분석한 논문의 결과와도 비교 분석하여 방법의 타당성을 검증하였고, 마지막으로 실제 제작한 Sample을 분석 방법을 적용하여 분석하였다. 분석결과 적층구조의 연결이 완벽하게 이루어지지 않았다고 생각된다. 이 원인으로 생각되는 이유는 크게 두 가지로 나눌 수 있다. 첫 번째는 Metal Pin을 형성하는 과정에서 Solder Ball의 Reflow가 제대로 이루어지지 않아서 적층과정에서 제대로 연결이 되지 않는 문제점이 있었다고 할 수 있겠다. 두 번째는 Top Substrate의 그물망 구조가 약해서 Bottom Substrate의 Metal Pin과의 연결과정에서 버티지 못하고 떨어지는 문제점이 발생하였다. 따라서 이러한 문제점을 해결하기 위한 새로운 구조를 제안하였다. 비록 Metal Pin Interconnection 기술을 완벽하게 구현하지는 못하였지만, 이번 연구로 인해서 양극산화된 알루미늄 기판을 3차원 적층 구조에 대하여 가능성을 확인하였다.

서지기타정보

서지기타정보
청구기호 {MEE 11121
형태사항 iii, 53 p. : 삽도 ; 26 cm
언어 한국어
일반주기 저자명의 영문표기 : Jun-Ho Han
지도교수의 한글표기 : 권영세
지도교수의 영문표기 : Young-Se Kwon
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학과,
서지주기 참고문헌 수록
주제 패키지
적층
3차원
Package
Stack
3D
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