Recently, as the mobile devices such as smart-phone are getting popular, converged Wi-Fi and mobile handset market is emerging. To serve this demand, it is necessary to develop physical layer (PHY) that supports high data rates with single antenna. This dissertation presents inner receiver architecture with low latency, symbol timing and frequency synchronization schemes to leading the PHY receiver that complies with IEEE 802.11n standard.
The latency requirement specified by MAC protocol allows very little latency to inner receiver signal processing. To overcome this problem, new inner receiver architecture is proposed, in which delay buffer is un-necessary by utilizing reordering time for synchronization tasks. Additionally, with this new architecture, frequency offset compensation can be achieved in single-step by giving adequately secured time for its processing. The overall latency is 7.2 μs, which not only satisfies the requirement (13 μs), but also is about 1.1 μs smaller than the one compared with other reference.
Aside from the latency requirement, synchronization tasks, as another factor determining the performance of inner receiver, should be considered. Regarding the symbol timing synchronization, symbol timing scheme base on cross-correlation has been widely used, but its performance in multi-path fading channels with large delay spread is limited. To circumvent this obstacle, new symbol timing synchronization is proposed which is more robust in multipath channel with large delay spread. Proposed scheme makes use of the slope of auto-correlation and the crossover point between sum and difference of auto-correlation. According to simulation results in fading channels with delay spread of 100ns, the proposed scheme has nearly 4dB SNR gain when compared with cross-correlation scheme in 64-QAM of legacy mode. In 802.11n mode, cross-correlation scheme does meet PER criterion even as SNR increases. But the proposed scheme attains PER criterion at SNR of 33dB in case of 64-QAM, 5/6 code rate and 20MHz bandwidth. In delay spread of 150ns, the proposed scheme can achieve PER criterion at 21.5dB in 16-QAM and 802.11n mode. On the other hand, cross-correlation scheme does not meet PER criterion at all even in high SNR.
Regarding frequency synchronization, conventional two-step frequency compensation requires long latency because of its complex processing. Thus it is desirable to design single-step frequency compensation scheme to reduce latency and complexity. To achieve this, the single-step CFO compensation scheme is pro-posed without the sacrifice of estimation range by compensating the phase shift caused from frequency offset on the auto-correlation path, not on the datapath. With this scheme, it is verified that maximum estimation range specified by standard can be covered, and estimation accuracy is well below the 1% of normalized frequency offset required by to attain 64-QAM modulation.
To verify the performance of PHY embedded with the proposed inner receiver, overall PHY simulation is carried out. The results shows that the propose schemes meet the minimum sensitivity requirements in most of cases, except for MCS7 and QPSK with 3/4 code rate, in case that RF/Analog transceiver has noise figure of 6 dB. With noise figure of 2 dB, PHY including the proposed inner receiver satisfies the full IEEE 802.11n mini-mum sensitivity requirements.
The proposed PHY is implemented on Xilinx Virtex-5 FPGA device with total resource utilization of 27,606 slices (53%) in which nearly half of them are used in inner receiver.
최근 스마트폰과 같은 무선단말의 수요가 증가하면서, 무선랜과 이동전화를 통합한 융합단말 시장이 형성되고 있다. 이러한 수요에 대응하기 위해서는, 단일 안테나를 장착하면서도 고속의 전송속도를 지원하는 물리계층의 설계가 필요하다. 본 학위논문은 IEEE 802.11n 표준에 부합하는 저지연 처리속도의 구조와 동기 및 주파수동기 방법을 가지는 물리계층 설계를 제시한다. 매체접근제어 (Medium Access Layer) 계층에서 규약하는 지연처리에 관한 제약으로 인해, 물리계층 전단부는 입력신호를 보다 빨리 처리하도록 요구된다. 이러한 문제를 극복하기 위해, 새로운 수신 전단부를 제시한다. 이는 입력 신호를 재배열 하는 시간을 동기작업을 처리하는데 활용하게 하여 지연버퍼가 필요하지 않는 구조이다. 또한 이러한 구조의 채택은 신호처리를 위한 충분한 시간을 가지게 되어 주파수 오프셋 보상을 단일 단계로 처리가 가능하다. 제안된 구조의 전체 지연시간은 7.2 μs 이며, 이는 지연요구 시간을 만족할 뿐만 아니라 인용된 논문에서의 구조의 지연시간보다 약 1.1 μs 작은 값이다.
수신전단부 설계를 위해 지연요구 조건외에도, 성능을 결정하는 요소로서 동기작업에 대한 고려도 필요하다. 심벌동기 관련하여, 상관계수를 이용한 방법이 널리 사용되지만 이는 큰 지연확산 시간을 가지는 다중경로 페이딩 채널에서는 성능이 제한적이다. 이러한 제한을 회피하기 위해, 본 논문에서는 큰 지연확산 시간을 가지는 다중채널에도 견고한 심벌동기 방법을 제안한다. 제안된 방법은 자기상관값의 기울기와 자기상관의 합과차에 대한 교차점을 이용한다. 100 ns의 지연확산을 가지는 환경에서의 모의실험 결과는 기존동작모드 (legacy mode:802.11a/g), 64-QAM 변조시, 교차상관 (cross-correlation) 에서 보다 약 4dB의 신호대 잡음 (SNR) 이득을 가진다. 또한 802.11n 동작모드에서, 교차상관 방법은 신호대 잡음비가 지속적으로 증가함에도 PER (Packet Error Rate) 기준을 만족시키지 못하는 반면, 제시된 방법은 20MHz대역폭, 64-QAM (5/6 code rate) 변조신호를 35 dB의 신호대 잡음비에서 PER 요구 기준을 만족하고 있다. 150 ns 지연확산 시간의 경우, 제안된 방법이 신호대 잡음비 21.5dB에서 16-QAM 변조신호를 복원하여 PER기준을 만족시키는 반면에, 교차상관 방법은 상당히 높은 신호대 잡음비에서도 PER기준을 만족시키지 못하였다.
기존 두단계의 주파수 보상을 하는 방법은 주파수 동기가 가지는신호처리의 복잡성으로 인해 오랜 지연시간을 가진다. 따라서, 이러한 긴 지연시간과 복잡도를 줄이기 위해 단일 단계의 주파수 보상방법이 필요하다. 이를 달성하기 위해 본 논문에서는 주파수 오차로 인한 위상변화량을 데이터 경로가 아닌 자기상관 경로에 보상하여, 주파수 추정범위의 손실없이, 단일 단계로 주파수 오차를 보상하는 방법을 제안한다. 본 제안구조로 표준에서 정하는 최대 주파수 오차범위를 64-QAM 신호의 정상복원을 위해 필요한 1% 의 오차정확도 보다 낮은 값으로 보상되는 것을 확인하였다.
제안된 수신전단부를 포함하는 전체 물리계층에 대한 모의실험을 진행하였다. 모의실험 결과에 의하면, RF 및 아날로그 전단부의 잡음지수가 6 dB를 가지는 경우에서 MCS7 과 부호율 3/4의 QPSK를 제외한 나머지 동작조건에서 최소수신감도 (Minimum Sensitivity)를 만족하는 것을 확인하였다. 만약 잡음지수가 2 dB를 가지는 경우에는, 제안된 구조의 물리계층 수신부는 표준에서 정하는 모든 경우에 대한 최소수신감도 요구조건을 만족하는 하게 된다.
제안된 구조를 채택한 물리계층 수신부는 Xilinx사의 Virtex-5 FPGA상에서 구현되었으며, 전체 로직자원의 약 53% (27,606 slices)를 사용하며 그 중 반을 수신전단부에서 사용되고 있다.
