In this dissertation, novel clock distribution network schemes are proposed to achieve extremely low jitter and skew clock delivery even in severe power supply noise environments, especially for digital chips in 3-D stacked chip packages. Power supply noise generated from digital circuit block causes the clock jitter and skew in conventional H-tree clock distribution network. The first proposed scheme is the designated clock generation and distribution chip scheme, which is extended from star-wiring clock distribution. In particular, the clock generation circuits such as delayed locked loop and clock distribution trees are integrated onto a single designated chip in the multi-stack package. Low jitter and low skew clock signaling is achieved by lower substrate noise coupling from a digital simultaneous switching noise source and by lower inductance of the clock distribution network.
Planar cavity resonator clock distribution network is also proposed and verified. It is based on the uniform-phase of standing wave at the quarter-wavelength planar cavity resonator embedded inside the low temperature co-fired ceramic package level interposer. The clock is converted into sinusoidal wave and induces the standing wave to a planar cavity resonator. The standing wave is re-distributed into the chip through input/output circuit and used for digital data input/output flip-flops. Substantial suppression of the timing jitter and skew was successfully demonstrated through a series of design, analysis, fabrication, and measurement processes of test devices and packages and compared with precious clock distribution networks.
The third one is interposer on-chip clock distribution network in through-silicon via based stacked chip package. The number of clock generator circuit blocks can be reduced and hence, power consumption is also reduced. The reduced clock jitter and skew are achieved by increased routability of on-chip CDN and verified with simulation results.
본 연구는 3차원으로 적층된 칩 패키지에서 심각한 노이즈가 발생하는 전원 공급망 속에서 저 지터, 저 스큐의 특성을 가지는 새로운 클럭 신호 분배 네트워크를 제안한다. 일반적으로 사용되는 H-tree 형태의 클럭 분배 네트워크는 주변에서 동작 중인 디지털 회로와 동일한 전원 공급망을 가지고 있기 때문에 디지털 회로에서 발생하는 전원 노이즈로 인해 클럭 지터와 스큐를 발생시키는 문제점을 안고 있다. 본 연구에서 제안하는 첫 번째 방법은 클럭 생성 및 분배를 위한 지정칩 구조이다. 지정칩 구조는 클럭 생성 및 분배를 칩 내에서 하는 것이 아니라 칩 외부에 적층되어 있는 지정된 칩에서 수행한 뒤 다시 칩 내부로 전달한다. 지정칩에서는 작은 저항과 인덕턴스를 가지는 연결선을 사용할 수 있으며, 실리콘 기판을 통해 전달되는 전원 노이즈 양을 줄일 수 있어 더 작은 지터와 스큐를 가지는 클럭을 분배할 수 있다.
두 번째로, 평면 캐비티 공진기를 이용한 클럭 분배 네트워크를 제안하고 검증하였다. 저온동시소성 세라믹(LTCC) 인터포저에 삽입되어 있는 평면 캐비티 공진기에서 4분의 1파장의 정재파를 생성하고, 동일한 위상의 특징을 이용하여 다시 온 칩에서 클럭으로 전환하여 사용한다. 공진기를 통해 전달되는 4분의 1파장의 정재파는 특정 주파수만을 전달하기 때문에 외부에서 발생하는 지터요소를 감쇄하는 효과가 있으며, 동일한 위상 및 크기를 가지도록 설계하여 저 스큐의 클럭을 분배할 수 있다. 위 두 가지 방법으로 제안된 클럭 분배 네트워크는 테스트용 디바이스를 설계 및 분석, 측정을 하여 기존의 클럭 분배 네트워크에 비해 저 지터, 저 스큐의 특성을 가짐을 검증하였다. 또한 수식적으로 지터와 스큐를 예측할 수 있는 방법을 제안하여 측정 결과와 비교 검증하였다.
또한 최근 사용이 확산되고 있는 관통 실리콘 비아(TSV)를 사용한 적층 칩 패키지에서 사용할 수 있는 인터포저를 이용한 클럭 분배 네트워크를 추가로 제안하였다. 각 칩에 존재하던 클럭 생성 회로 블록을 인터포저에 두어 전체 개수를 줄임으로써, 소비 전력을 줄이고, 인터포저를 통해 배선능력을 높여 저 지터, 저 스큐의 클럭을 분배할 수 있음을 시뮬레이션 결과를 통해 검증하였다.
