Power gating has become one of the most widely used circuit design techniques for reducing leakage current. Power gating is conceptually very simple; it cuts off a circuit from its power and/or ground by means of current switches when the circuit is expected to be in idle state for a long time. Implementation of power gating with standard-cell, however, is not simple, and it requires many design consideration. The considerations are current switch design and sizing, data retention, physical design, and so on. The design methodologies of power gating have been heavily investigated and improved, but it still has some drawbacks such as wiring overhead for data retention. Moreover, conventional power gating cannot reduce active leakage, which becomes more important for low power design as technology scales down.
In this thesis, we introduce two advanced power gating circuits to overcome such limitations of power gating, and propose the design methods of these circuits. Active mode power gating (AMPG) has been recently proposed as a run time technique to suppress active leakage, which can complement design time techniques. It applies power gating on parts of circuits that are only responsible for computing the inputs of clock-gated flip-flops, and makes clock gating signals to control power gating. Synthesis problem of AMPG is to select the parts of circuits (sets of gates) to be power gated and to decide the size of current switches to be attached to them. We identify four constraints to solve this problem, namely energy, functional, timing, and current constraints, and then propose synthesis algorithm. Power network of each set of gates has to be isolated from one another, because they can exist in different states, either on- or off-states, following the independent clock gating signals. We also propose a placement algorithm that separately places each set of gates, while at the same time clustering the gates in same sets to avoid the excessive consumption of wiring resources for building isolated power network.
Autonomous power gating (APG) is proposed to remove the overhead involved in control signals for data retention. Retention elements in APG derive their control signals by detecting rising potential of virtual ground rails when power gating starts, i.e. they control themselves without explicit control signals. Design of retention elements for APG is addressed to facilitate safe capturing of circuit states. In order to fast charge virtual ground rails, pMOS switches driven by a short pulse are employed to directly provide charges to virtual ground. This enables retention elements to avoid short-circuit current and reduces the delay and energy of mode transition (active to standby). The optimization procedure for sizing pMOS switch and deriving pulse width is addressed, and assessed with 65-nm technology.
파워 게이팅은 대표적인 저전력 VLSI회로 설계 기법이다. 파워 게이팅의 원리는 굉장히 간단하다. 이는 일정 시간 동안 어떤 회로의 동작이 필요 없다고 판단 되었을 경우, 회로의 $V_DD$ 또는 $V_SS$를 스위치를 이용하여 차단해 줌으로써 누설전류를 줄이는 방법이다. 그러나 이를 실제로 standard cell을 이용하여 구현하는 것은 간단하지 않다. 스위치의 디자인과 크기, date retention, physical design 등의 사항이 모두 고려되어야 하며 이로 인해 파워 게이팅은 회로의 면적 증가 및 wirelength 증가를 야기시킨다. 뿐만 아니라 하나의 매크로 또는 블록 단위로 적용되는 파워 게이팅의 경우 standby 누설전류를 줄여 줄 수 있지만 active 누설 전류를 줄여 줄 수는 없다. 본 연구에서는 이런 파워 게이팅의 단점을 극복하는 두 가지 새로운 파워 게이팅 기법을 소개하고 이들의 디자인 방법을 제안하였다.
Active mode 파워 게이팅은 (AMPG) 회로가 동작 중일 경우에도 일부 동작이 필요 없는 부분에 선택적으로 파워 게이팅을 적용함으로써 active 누설전류를 줄이고자 제안된 방법이다. AMPG회로는 클락 게이팅 신호를 이용하여 파워 게이팅을 적용한다. 클락 게이팅은 회로내의 일정 플립플랍의 데이터가 이전의 데이터와 동일할 것이라 판단되는 경우 이 플립플랍들에 인가되는 클락의 스위칭을 클락 게이팅 신호를 이용하여 차단함으로써 클락 네트워크의 불필요한 파워 소모를 줄이는 방법이다. AMPG는 클락 게이팅이 적용된 플립플랍들의 입력에 연결되어 있는 게이트들에 클락 게이팅 신호로 제어되는 파워 게이팅을 부분적으로 적용하여 회로가 동작 중에 발생하는 active 누설전류를 줄이고자 하는 방법이다. AMPG에서는 어떤 게이트들이 파워 게이팅이 될 것인지를 결정하는 것이 중요한 문제이다. 본 연구에서는 이를 해결하기 위해서 energy, functionality, timing, current 제약 조건들을 정의하고 이를 만족 시키는 AMPG 회로의 합성 알고리즘을 제안하였다. 또한 일반적인 클락 게이팅 회로에는 다수의 제어 신호가 존재하기 때문에 각 신호에 대해 파워 게이팅이 적용 될 게이트들의 집합이 여러 개 존재한다. 같은 집합에 속한 게이트끼리만 $V_SS$를 공유할 수 있기 때문에 AMPG회로의 physical design은 이를 고려한 특별한 방법이 필요하다. 본 논문에서는 wirelength 증가 요인인 게이트 이동을 최소화하면서 $V_SS$ 공유 제약 조건도 만족하는 새로운 AMPG회로를 위한 placement 알고리즘을 제안하였다.
Autonomous 파워 게이팅은 (APG) 파워 게이팅 회로에서의 wirelength 증가를 줄이기 위하여 제안되었다. APG에서 data retention을 위하여 사용되는 retention 플립플랍과 isolation 회로는 virtual $V_SS$의 potential이 파워 게이팅 적용 시에 증가하는 것을 스스로 감지하여 data를 보존한다. 그러나 이 virtual $V_SS$의 변화는 상당히 긴 시간 동안에 일어나기 때문에 이를 직접적으로 사용하게 되면 플립플랍과 isolation에 큰 short circuit 전류가 흐르게 된다. 이를 막기 위하여 pMOS로 만들어지는 차지 펌프와 이를 제어하는 pulse generator를 추가하여 virtual $V_SS$의 변화가 빠르게 이루어 질 수 있도록 하였다. 차지 펌프와 pulse generator의 크기 결정 및 배치는 APG의 중요한 디자인 문제이고, 이를 해결하기 위한 방법과 placement 알고리즘을 제안하였다.
