From the immense growth of wireless connectivity, the necessity for software-defined radio (SDR) receiver has been increased. However, a baseband low-pass filter (LPF) and a variable gain ampilfier (VGA) in the conventional receiver become a bottleneck to achieve low-power and low-cost SDR receiver. That is because they uses passive components which occupy large area and are difficult to be programmable, and analog op-amp suffering from the lower supply voltage in the deep-submicron CMOS process. In order to solve this problem, this work proposes a digital-intensive receiver architecture which removes analog baseband LPF and VGA by connecting analog-to-digital converter (ADC) to the downconversion mixer. The proposed architecture performs channel filtering in the digital domain and it guarantees easier programmability and lower area and power consumption than the analog channel filter in the conventional receiver architectures.
Instead of beneficial digital channel filtering, the proposed receiver requires high performance ADC which achieves high signal-to-noise ratio (SNR) and embedded anti-aliasing filtering. In this work, we exploits the voltage-controlled oscillator (VCO)-based ADC which is composed of ring VCO and digital counter. Despite of simple architecture, it provides very special properties, first-order noise shaping and embedded Sinc anti-aliasing filtering which are the requirement of ADC in the proposed digital-intensive receiver. As the limitation of sampling frequency comes from the digital circuits, the sampling frequency can be multi-GHz which provides high OSR and hence high SNR. The embedded Sinc filter in the VCO-based ADC is highly appropriate for the narrowband receiver because nulls are generated in the integer times sampling frequency where the aliased channel lies.
In this work, the nonidealities of VCO-based ADC such as VCO phase noise, delay cell mismatch, VCO nonlinearity, sampling jitter are mathematically analyzed. Form this analysis, the performance limitation is provided and proved by simulation and measurement results. The 500MHz VCO-based ADC prototype is integrated using 90nm CMOS process and it achieves 25.4-71dB SNR in the input bandwidth of 100kHz-250MHz.
Based on the analysis of VCO-based ADC, the digital-intensive narrowband receiver for UMTS band1 2.11-2.17GHz is proposed. The 2.15GHz VCO-based ADC directly follows the downconversion mixer and channel filtering is performed in the digital domain. The design consideration for SNR, anti-aliasing filtering and linearity is provided in terms of the sampling frequency, VCO time-resolution and LNA gain. The receiver prototype, integrated in 90nm CMOS process, performs -78dBm of sensitivity at 20MHz bandwidth, -5dBm of IIP3, 41.6dBm of IIP2 and consumes 29.5mA at 1.35V supply.
The major problem of applying the proposed digital-intensive receiver concept to SDR receiver is the strong requirement of anti-aliasing filtering due to the absence of bandpass filtering in wideband antenna, wideband LNA and tunable duplexer. In order to solve this problem, we propose a novel second-order Sinc anti-aliasing filter which increases the order of inherent Sinc filtering of the VCO-based ADC. The proposed second-order Sinc filter is embedded in the two-way interleaved VCO-based ADC and additional const is minimized as passive mixers and digital logic gate for clock generation. Therefore, the digital-intensive SDR receiver using the proposed second-order Sinc filter is quite compatible with the deep-submicron CMOS process. The 0.2-1.8GHz SDR receiver prototype, integrated using 90nm CMOS process, achieves -94dBm of sensitivity at 1MHz bandwidth, -7dBm of IIP3, and 31.2dBm of IIP2. The core area is $0.04mm^2$ which is much smaller than the conventional SDR receiver and current consumption is 31.1-31.6mA at 1.35V supply.
무선 통신 기술의 급격한 발달로 인해 여러 개의 통신 규격을 한개의 수신기로 프로그램화 가능하게 처리하는 기술의 필요성이 증대되고 있다. 하지만 기존의 수신기는 아날로그 회로인 저대역 여파기와 가변증폭기로 인해 면적을 크게 차지하고 프로그램화가 어려우며 공정발달에 따른 낮아진 전원전압에 의해 설계가 어려워지는 문제가 있다. 본 연구에서는 이 문제를 해결하기 위해 수동 믹서 뒤에 바로 전압조절 발진기 기반의 아날로그 디지털 변환기를 연결하여 기존의 수신기에서 문제가 되었던 채널 필터링을 디지털 도메인에서 처리하는 수신기 구조를 제안하였다. 디지털 도메인에서 채널 필터링을 함에 따라서 공정 발달에 따라 면적, 전력 소모가 작아지고 프로그램화가 용이해지는 장점이 있는 반면에 전압 대 노이즈 비율이 높고 자체적인 필터링 기능이 있는 특별한 아날로그 디지털 변환기가 요구된다. 전압조절발진기 기반의 아날로그 디지털 변환기는 링전압조절발진기와 디지털 계수기의 간단한 연결임에도 불구하고 자연적으로 1차 양자화 노이즈 쉐이핑과 1차 Sinc 필터링 기능을 제공한다. 그리고 샘플링 주파수의 한계가 디지털 회로에 의해 결정되므로 수 GHz까지 가능하고 따라서 높은 OSR로 인해 노이즈 쉐이핑의 차수가 낮음에도 불구하고 높은 신호 대 잡음비를 얻을 수 있다. 그리고 1차 Sinc 필터링은 앨리어싱이 발생하는 샘플링 주파수의 정수배에 널이 존재하여 협대역을 수신하는 수신기 내의 안티 앨리어싱 필터로 매우 적합하다.
본 연구에서는 기존에 주류를 이루던 아날로그 디지털 변환기에 비해 상대적으로 연구가 미비했던 전압조절발진기 기반의 아날로그 디지털 변환기의 샘플링 지터, 전압조절 발진기의 위상 노이즈, 비대칭성, 비선형성 등과 같은 비이상성의 영향을 세계최초로 수학적으로 분석하고 그에 따른 성능 제한을 제시하였다. 그리고 90nm CMOS공정을 사용하여 500MHz에서 동작하는 전압조절 발진기 기반의 아날로그 디지털 변환기를 칩으로 제작하여 100kHz-250MHz 입력대역에에서 25.4-71dB의 신호대 잡음비를 얻었다. 전압조절발진기 기반의 아날로그 디지털 변환기의 비이상성 연구를 바탕으로 하여 저잡음증폭기와 믹서 뒤에 바로 전압조절발진기 기반의 아날로그 디지털 변환기가 연결되고 UMTS band1 2.11-2.17GHz를 수신하는 디지털 특성이 강한 수신기 구조를 제안하고 칩으로 검증하였다. 제안된 구조가 실제 수신기로 적용될 때 신호대 잡음비, 안티 앨리어싱, 선형성을 고려하여 샘플링 주파수, 저잡음 증폭기의 이득 등의 설계 방법론을 제시하였다. 사용된 전압조절발진기 기반의 아날로그 디지털 변환기는 2.15GHz의 높은 샘플링 주파수를 가지고 20MHz 대역에서 -78dBm을 수신할 수 있고 -5dBm의 IIP3, 41.6dBm의 IIP2 성능을 나타내며 1.35V 전원전압에서 29.5mA의 전류를 소모한다. 제안된 디지털 특성이 강한 수신기 구조를 다중대역 다중모드 혹은 software-defined radio에 적용할 때 발생되는 가장 큰 문제는 광대역 안테나, 광대역 저잡음 증폭기를 사용하고 주파수 조절이 가능한 듀플렉서의 부재로 인해 아날로그 디지털 변환기의 안티 앨리어싱 요건이 매우 강화된다는 점이다. 이 문제를 해결하기 위해 본 연구에서는 전압조절 발진기 기반의 아날로그 디지털 변환기 본연의 1차 Sinc 필터의 차수를 2차로 올리는 새로운 개념의 안티 앨리어싱 필터를 제안하였다. 제안된 2차 Sinc 필터는 전압조절발진기 기반의 아날로그 디지털 변환기에 내장되어 있으며 추가적인 회로는 수동 믹서와 클럭 발생을 위한 디지털 로직회로만 사용하여 발전하는 나노 이하의 CMOS 공정의 혜택을 충분히 누릴 수 있는 장점을 가지고 있다. 제안된 수신기는 0.2-1.8GHz 대역의 신호를 수신하고 1MHz 대역에서 -94dBm을 신호대 잡음비 10dB로 수신할 수 있으며 -7dBm의 IIP3와 31.2dB의 IIP2를 얻는다. 사용된 총 면적은 $0.04mm^2$으로 기존 수신기에 비해 매우 작고 1.35V 전원전압에서 31.1-36mA를 소모한다.
