With the growing demand for high-performance multimedia applications over wireless channels, it is necessary to develop a Medium Access Control (MAC) system that supports high throughput and quality of service enhancements. This dissertation presents the standard analysis, design architecture and design issues leading to the implementation of an IEEE 802.11e based MAC system that supports MAC throughput of over 100Mbps. In order to meet the MAC layer timing constraints, a hardware/software co-design approach is adopted. The proposed MAC architecture is implemented on the Xilinx Virtex-II Pro Field-Programmable Gate Array (FPGA) (XC2VP70-5FF1704C) prototype, and connected to a host computer through an external Universal Serial Bus (USB) interface. The total FPGA resource utilization is 11,508 out of 33,088 (34%) available slices. The measured MAC throughput is 100.7Mbps and 109.2Mbps for voice and video access categories, transmitted at a data rate of 260Mbps based on IEEE 802.11n Physical Layer (PHY), using the contention-based hybrid coordination function channel access mechanism.
For further MAC throughput enhancement, the Task Group z (TGz) was set up to define a new Direct Link Setup (DLS) mechanism known as Tunneled Direct Link Setup (TDLS) that establishes a bidirectional direct link from one non-Access Point (AP) station to another non-AP station within the same infrastructure Basic Service Set (BSS). TDLS is compatible with existing non-DLS or DLS capable AP. TDLS allows channel switching operation to enhance network throughput. This gives a clear advantage over the IEEE 802.11e based DLS. Under short communication distance, TDLS may save half of the data transmission and even benefit from higher-rate Modulation and Coding Scheme (MCS). However, since the wireless channel is not ideal and the transmit station may be located far from the receive STA, the use of TDLS may deteriorate the MAC throughput. Therefore, a dynamic TDLS MAC algorithm is proposed to select the ‘best’ transmission path, which minimizes the transmission time of a data packet. The proposed algorithm dynamically selects among the three transmission routes: (a) through AP or (b) direct link transmission in AP base channel or (c) direct link transmission in off channel, based on two important criteria: (a) PHY data rate, which reflects the station-to-station distance and channel condition, and (b) network condition. Simulation results prove the effectiveness of the proposed algorithm by constantly achieving the best possible throughput performance with low packet delay under varying distance and traffic load in an infrastructure network.
Apart from high throughput, Wireless Local Area Network (WLAN) security is identified as one of the essential requirement for successful deployment of wireless networks in the corporate sector. Over the years, security has been one of the biggest hurdles to overcome and one of WLAN’s biggest cons. The IEEE 802.11i addresses this issue with the introduction of Counter-Mode Cipher Block Chaining ? Message Authentication Check Protocol (CCMP) scheme to replace the Wired Equivalent Privacy (WEP), which is weak against attack. CCMP uses a 128-bit Advanced Encryption Standard (AES) cipher algorithm for data encryption and decryption. With the emerging trend of WLAN-enabled smartphones, hardware implementation of AES faces increasingly stringent demands for greater computational speed at low power consumption. In order to meet these demands, a more efficient AES architecture based on iterative architecture with partial unrolling and pipelining method is presented. The proposed AES design is implemented on the Xilinx Virtex-5 FPGA (XC5VLX300-1FF1760) with total FPGA resource utilization of 1302 occupied slices, achieving a high throughput of 2.22Gbps with low clock frequency of 69.5MHz.
무선 환경에서의 고성능 멀티미디어 애플리케이션에 대한 수요가 증가함에 따라, 고속의 처리량과 서비스 품질(QoS) 향상을 지원하는 MAC의 개발이 요구된다. 이 학위 논문은 100Mbps 이상의 MAC 처리량을 지원하는 IEEE 802.11e 기반의 MAC 시스템을 구현하기 위한 표준안 분석, 디자인 아키텍처, 디자인 이슈를 다루었다. MAC 계층의 처리 시간 제한을 만족시키기 위해, 하드웨어/소프트웨어 협동 설계 (co-design) 접근법이 채택되었다. 제안된 MAC 아키텍처는 Xilinx Viterx-II Pro FPGA (XC2VP70-5FF1704C)에 구현되었고, 외부USB 인터페이스를 통해 호스트 컴퓨터에 연결되었다. 총 FPGA 자원 사용량은 사용 가능한 슬라이스 (slices) 33,088중에서 11,508 슬라이스를 사용한, 34%이다. 경쟁 기반의 하이브리드 조정 기능 채널 접근 매카니즘 (contention-based hybrid coordination function channel access mechanism) 을 사용하는 IEEE 802.11n 물리 계층이 260Mbps 데이터 속도로 전송할 때, 음성 과 비디오 접근 분류 (access category)에 대해 측정된 MAC 처리량은 100.7Mbps와 109.2Mbps 이다.
MAC 처리량을 더 향상시키기 위해, IEEE 위원회는 동일한 기반 구조(infrastructure) BSS (basic service set) 내에서 하나의 스테이션 (non-AP station, AP가 아닌 스테이션)에서 다른 스테이션(non-AP station)으로 양방향의 직접 링크를 설정할 수 있는 TDLS (Tunneled Direct Link Setup)라 불리는 새로운 직접 링크 설정 (direct link setup) 을 표준화하기 위한 목적으로 최근 802.11z 태스크 그룹(TGz)을 신설하였다. TDLS는 비 직접 링크 설정 (non-Direct Link Setup)을 할 수 있는 현재 사용되는 AP와 호환성을 가지며, DLS (Direct Link Setup) 프레임 전송을 위해 채널 밴드를 변경 (channel switch) 할 수 있는 기능을 통해 네트워크 처리량을 향상시킨다. 이는 IEEE 802.11e 기반의 DLS에 비교하여 명확한 장점이기도 하다. TDLS는 데이터 전송 시간의 절반을 아끼고, 더 짧은 통신 거리 아래에 더 높은 속도의 변조와 코딩 방식 (MCS, Modulation and Coding Scheme) 을 사용함으로 이득을 얻는다. 그러나 무선 채널은 이상적이지 않고, 송신 스테이션과 수신 스테이션이 멀리 위치할 때 TDLS는 MAC처리량을 오히려 악화시킬 수 있다. 이러한 이유로, 데이터 프레임의 전송 시간을 최소화하는 최상의 전송 경로를 선택하는 역동적인 TDLS MAC 알고리즘을 제안하였다. 제안한 알고리즘은 AP를 통하여 전송할 지, AP가 사용하는 채널 밴드 (base channel) 에서의 직접 링크 전송을 할지, 또는 AP가 사용하지 않는 다른 채널 밴드 (off channel) 에서 직접링크 전송을 할지를 스테이션과 스테이션간의 거리와 채널 상태를 반영하는 물리 계층 데이터 속도와 네트워크 상태에 따라 역동적으로 전송 경로를 선택한다. 기반 구조 (infrastructure) 네트워크에서 다양한 거리와 트래픽 부하 아래의 시뮬레이션결과는 낮은 패킷 지연 시간과 가능한 최고의 처리량을 보임으로써, 제안된 알고리즘의 효율성을 증명하였다.
무선랜 네트워크의 상업적 운용을 위해서는, 고속의 처리량 능력을 가지는 것 하나만으로는 부족하다. 10년 동안 보안은 극복할 해야 할 가장 큰 장애물 중의 하나이면서, 무선랜의 가장 큰 단점중의 하나였다. IEEE 802.11i는 공격에 취약한 WEP (Wired Equivalent Privacy)을 대체하기 위해, Counter-Mode Cipher Block Chaining?Message Authentication Check Protocol (CCMP) 방식을 도입하며 이 보안 이슈를 다루었다. CCMP는 데이터 암호화 (encryption) 와 암호해독 (decryption) 에 128 비트 AES (Advanced Encryption Standard) 암호 (cipher) 알고리즘을 사용한다. 무선랜에서 AES 하드웨어 구현은 더 낮은 전력 소모량으로 보다 더 빠른 속도로 연산해야 하는 점점 더 엄중한 요구에 직면해 있다. 이러한 요구 사항을 만족시키기 위해, 부분적 언롤링 (unrolling) 과 파이프라이닝 (pipelining) 을 가진 효율성이 더 높은 반복적인 AES 아키텍처를 제안하였다. 제안한 AES 디자인은 1,302개 슬라이스의 FPGA 자원을 사용하여 Xilinx Virtex-5 FPGA (XC5VLX300-1FF1760)에 구현되었고, 69.5Mhz의 낮은 클락 주파수로 2.22Gbps의 고속 처리량을 가진다.
