High-speed, low-resolution analog-to-digital converters(ADCs) are actively researched for interesting emerging technologies such as ultra-wideband (UWB) radio. Recently, low power consumption is becoming more important issue.
Flash ADCs are the primary candidates for GS/s applications but the large number of pre-amplifier which consumes static power are required conventionally. They demand high power consumption. In deep-scaled CMOS technologies, preamp-less flash ADC can be pushed to achieve less power consumption. This research is to develop a more power efficient flash ADC architecture. Using the proposed time domain interpolation technique without the preamplifiers. Thus, the power consumption of flash ADC is dramatically reduced.
A 3GS/s 6bit CMOS flash ADC chip was implemented with a 90nm single-poly nine-metal CMOS process and a low supply voltage of 1V. This ADC achieved 5.2 bit ENOB at 3GS/s for Nyquist signal frequency, and 39dB SFDR. The ADC consumes 33mW and occupies $1.58mm^2$ active area.
Compared with the state-of-the art of high-speed and low-resolution flash ADC, the proposed ADC achieves the lowest FoM reported for a single-channel 6-bit ADC.
고속 저해상도 아날로그/디지털 변환기는 최근 차세대 무선 기술의 하나로 큰 주목을 받고 있는 UWB 시스템에서 현재 활발히 연구가 진행되고 있고, 또한 최근에는 저전력으로 아날로그/디지털 변환기를 변환하는 것이 중요한 이슈가 되었다.
플래시 아날로그/디지털 변환기는 고속에 적합한 구조이지만, 많은 수에 전치증폭기를 사용해야 하기 때문에 전력 소비가 크다는 단점이 있다. 최근에는 전지증폭기를 없앤 구조의 플래시 아날로그/디지털 변환기가 저전력 소비를 위해서 연구 되어 지고 있다.
본 연구에서는 제안된 시간영역에서 전치증폭기를 없애는 인터폴레이션 구조를 사용하여 플래시 아날로그/디지털 변환기에 전력소비를 획기적으로 줄이는 방법에 대해서 소개한다. 또한 고속 동작이 가능한 비교기의 새로운 구조를 제안한다.
3GS/s 6비트 플래시 아날로그/디지털 변환기 칩은 1폴리, 9메탈 90nm공정을 사용하여 제작되었고, 아날로그/디지털 변환기의 ENOB은 5.2비트, 29dB SFDR, 전력소비는 33mW이고, 면적은 2.5mm*1mm이다.
기존의 주요학회에 발표된 플래시 아날로그/디지털 변환기와 비교하여, 제안된 아날로그/디지털 변환기는 6비트 아날로그/디지털 변환기 중 가장 좋은 FoM(Figure of Merit)을 가졌다.
