In conventional one transistor/one capacitor dynamic random access memory (DRAM), $\textit{Moore's Law}$ does not apply to it because conventional DRAM manufactures face a tremendous challenge to shrink the basic memory cell area as the technology feature size continues to shrink. Capacitor-less 1T-DRAM using a floating body has been investigated as an alternative for conventional DRAM. Due to the absence of a capacitor, capacitor-less 1T-DRAM is very attractive in terms of cell size scaling. Recently, studies concerning parasitic bipolar-junction-transistor (BJT)-based capacitor-less 1T-DRAM with improvements to its retention time and current sensing margin have been reported, and this type of DRAM is considered to be a promising candidate in the replacement of conventional DRAM. However, a study of the geometric dependence for the BJT-based 1T-DRAM has not yet been undertaken. In this thesis, gate length and fin width dependence on single transistor latch were investigated for the BJT-based 1T-DRAM through experiments. The single transistor latch phenomenon was introduced as an operational principle of the BJT-based 1T-DRAM and memory performance was demonstrated. The minimum drain voltage for the activation of a parasitic lateral BJT in SOI FinFET was measured at various gate lengths and fin widths. Multiplication factor and current gain of the parasitic BJT in the SOI MOSFET are introduced as determinant factors. The experiment results clearly show that the value of the latch voltage is reduced in a shorter gate length and wider fin width device. It was found that the non-local effect retards the reduction of the $V_{latch}$ as FinFET scales down. It should be noted that the memory operation with a scaled FinFET is severely affected by the fin width reduction. Therefore, fin width should be carefully designed for reliable memory operation.
본 연구는 지속적인 cell 크기 축소에 어려움을 겪고 있는 1T/1C 구조를 가지는 DRAM의 대안으로 제시되고 있는 capacitor-less 1T-DRAM에 관한 것이다. 그 중에서도 최근 제안된 MOSFET 내부에 존재하는 parasitic BJT를 이용한 방법에 관한 것이다. Capacitor-less 1T-DRAM은 새로운 개념의 DRAM으로서 기존의 1T/1C 구조에서 capacitor를 제거하는 대신 transistor가 가지는 채널 자체가 capacitor 역할을 하며 하나의 transistor만을 가지는 구조이기 때문에, 소자 스케일링에 유리하다는 장점을 가진다. 무엇보다 capacitor-less 1T-DRAM에 주목해야 하는 이유는 DRAM의 다른 대안들과는 달리 기존 CMOS 기반의 기술력을 그대로 적용할 수 있다는 장점을 가지기 때문이다. Capacitor-less 1T-DRAM이 제안된 후 지속적인 연구가 이뤄지고 있으며, 최근 MOSFET 내부에 존재하는 parasitic BJT를 이용한 방법이 가장 유망하게 고려되고 있다. 하지만 BJT를 기반으로 하는 1T-DRAM에 관한 연구는 아직까지 미비한 상태이다. 특히, BJT-based 1T-DRAM의 경우 channel 영역이 완전히 공핍되는 얇은 body를 가지는 경우에서도 우수한 메모리 특성을 보이며, 이는 소자 스케일링 관점에서 강점으로 작용한다. 따라서 BJT based 1T-DRAM의 동작원리에 대해 보다 명확히 밝히고, 1T-DRAM 동작에 있어서 트랜지스터가 소형화됨에 따라 나타나는 현상과 그 원인에 대해서 소자의 parameter (gate length, fin width) 관점에서 분석하였다.
