In the thesis, a quasi-cyclic low-density parity-check (QC-LDPC) decoder architecture, specifically designed for IEEE 802.16e (WiMAX) standard applications, has been proposed. The proposed decoder can support all the code rates and codeword length defined in the standard. In order to achieve the low-area, the decoder utilizes only 4 decoding function units (DFUs), which is the greatest common divisor of the expansion factors specified in the standard. Using small number of DFUs enables to replace the complex flexible permutation network to simple small size cyclic shifter. The decoder divides the check nodes of a layer into 4 subsets and each DFU process one of the subsets sequentially. The memory stores the extrinsic messages in the same manner, so that regardless of the expansion factor of the code, the required messages can be acquired in a single memory access operation. Every memory instance in the decoder is a single port memory which consumes less area and cost compared to two port memory. Read buffers and write buffers ensure there is no memory access contention at the single port memory. In order to reduce the number of memory instances, the extrinsic memory for the 24 column blocks are arranged into 5 memory banks using independent set problem. To ensure that the throughput meets the requirement of the standard, the decoder adopts 4 stages of pipeline structure for the datapath. The synthesized result of the proposed decoder, using 0.18um CMOS technology, shows 49K of logic gate counts and 54,144 bits of memory. The decoder operates at 312.5MHz and the decoding throughput varies from 54Mbps to 116Mbps according to the code’s configuration, which is always greater than the minimum requirement of IEEE 802.16e.
이 논문은 IEEE 802.16e (WiMAX) 표준에 정의된 Quasi-Cyclic 저밀도 패리티 검사 (LDPC) 코드들을 위한 저면적 다중 모드 복호기 구조를 제안한다. 제안된 복호기는 표준에 제시된 모든 부호화율 및 코드길이에 대해 복호가 가능하다. 복호기의 면적을 줄이기 위해 코드의 확장 변수의 최대공약수인 4개의 복호기능유닛(DFU)을 사용하였다. 이와 같이 작은 수의 DFU 사용은 복잡한 치환 네트워크 대신 간단하고 작은 순환기의 사용을 가능하게 한다. 복호기는 각 층의 체크 노드들을 4개의 부분집합으로 나누고 각각의 DFU가 하나의 부분집합씩을 처리하게 한다. 복호기의 메모리들은 이러한 처리과정에 알맞도록 비순차적인 방법으로 메시지를 저장하는데, 이를 통해 어떠한 코드 확장 변수의 경우에도 한 번에 요구되는 메시지들이 메모리의 같은 공간에 저장될 수 있도록 한다. 복호기의 모든 메모리는 이중 포트 메모리보다 면적이 작고 가격이 저렴한 단일 포트 메모리를 사용한다. 읽기 버퍼와 쓰기 버퍼는 단일 포트 메모리에서 읽기 및 쓰기 작업이 겹치지 않도록 조율해주는 역할을 한다. 메모리 개체의 수를 줄이기 위해 독립집합문제를 적용하여 24개의 열 단위를 총 5개의 메모리에 저장시킨다. 표준에서 요구하는 복호 처리 속도를 만족시키기 위해 복호기는 4단계의 파이프라인 구조를 가진다. 0.18um 공정을 사용하여 합성한 결과로 복호기는 49K 개의 게이트와 54,144 비트의 메모리를 사용한다. 최대 312.5MHz의 클락 주파수로 동작할 때 복호 처리 속도는 코드의 구성에 따라 54Mbps에서 116Mbps까지 달성하며 이는 항상 표준이 요구하는 최소 처리속도를 만족하는 수치이다.
