서지주요정보
(A) synchronous clock generator using time-to-digital converter for mobile memory application = 모바일 메모리 어플리케이션을 위한 시간-디지털 변환기를 이용한 클럭 동기화 회로
서명 / 저자 (A) synchronous clock generator using time-to-digital converter for mobile memory application = 모바일 메모리 어플리케이션을 위한 시간-디지털 변환기를 이용한 클럭 동기화 회로 / Mi-Jo Kim.
저자명 Kim, Mi-Jo ; 김미조
발행사항 [대전 : 한국과학기술원, 2010].
Online Access 원문보기 원문인쇄

소장정보

등록번호

8021808

소장위치/청구기호

학술문화관(문화관) 보존서고

MEE 10108

휴대폰 전송

도서상태

이용가능

대출가능

반납예정일

리뷰정보

초록정보

As the high performance multi-processing demands in battery-based mobile systems increase, the clock synchronization circuit is required in various mobile applications including memory interface. This clock synchronization circuit should have a fast lock time for fast wake-up from power-down mode that enables to reduce the system’s power consumption. A clock-synchronized-delay (CSD), such as a synchronous-mirror-delay (SMD) scheme, achieves fast lock of two clock cycles. However, conventional CSD suffers from bad resolution that is limited to a unit delay cell comprising inverters and narrow operating range. To solve the resolution problem, several coarse-fine architectures adopting fine control methods have been proposed. However, they have a relatively long lock time due to a DLL loop or a digital sequential comparing operation to obtain digital codes. In the proposed clock synchronization circuit, a fine CSD scheme is adopted to achieve the fast lock time and high resolution. The delay line in the fine CSD consists of the multi-path delay line based on the negative skewed delay technique. By simulation and experiment, the fast lock and wide range operation are proved. The results show that the lock sequence is completed in a short clock cycle and the operation range is wide. All the simulation and chip fabrication are based on the $0.18\mum$ CMOS process. The tested operation range is from 100MHz to 1GHz and lock time is 3 ~ 10 clock cycles. The power consumption is 55mW at 1GHz and the chip area is $0.21mm^2$.

높은 성능과 속도를 가지는 배터리를 사용하는 모바일 시스템이 증가함에 따라, 메모리를 포함한 여러 모바일 어플리케이션의 인터페이스에 클럭과 데이터를 동기화시키기 위한 클럭 동기 회로가 요구된다. 모바일 시스템에서는 전력소모를 줄이기 위해, 사용하지 않는 콤포넌트에 클럭을 공급하지 않는 파워-다운모드를 사용하는데, 전력감소 효과를 극대화하기 위해서는 파워-다운모드를 자유롭게 끄고 켤 수 있어야 한다. 이를 위해 클럭 동기 회로는 파워-다운모드에서 빠져 나온 경우 빨리 락킹이 되어야 한다. 기존의 빠른 락킹 시간을 가지는 구조로, 클럭 동기 지연 (CSD) 회로가 있다. CSD는 피드백이 없는 개-루프 구조로 최소 두 클럭 사이클 안에 락킹이 된다. 하지만, 기존 CSD 회로는 인버터 회로로 구성된 지연 회로로 구성되어 있어서 공정 테크놀로지에 의해 결정되는 큰 값의 양자화 에러를 가진다. 이는 곧, 레?루션 성능을 떨어뜨리게 된다. 레?루션을 높이기 위해, 여러 방법이 제안되었다. 그 중, CSD 구조에 아날로그 DLL 미세 조절을 결합한 혼합 모드 DLL 구조가 있다. 하지만 혼합 모드 DLL 은 아날로그 DLL 의 폐루프 특성 때문에 락킹 시간이 긴 단점이 있다. 디지털 방법으로, CSD 구조에 디지털 미세 조절을 결합한 방법들이 제안되었는데, 디지털 연산속도를 높이기 위해 이분 검색 알고리즘이 적용되었다. 하지만 여러 개의 디지털 코드를 얻기 위한 순차적인 연산 처리 시간이 필요하다. 본 연구에서는, 빠른 락킹 시간을 가지는 CSD 회로를 미세 조절 회로에도 적용하는 구조를 제안한다. CSD 회로를 미세조절 회로에 사용하기 위해서는 지연 회로의 신호 전파 시간이 짧아야 한다. 이를 위해, 멀티 패스를 가지는 인버터 지연 셀을 사용하여 전파 속도를 높이고, 높은 레졸루션을 가능하게 했다. 또한, 양자화 과정에서 발생하는 에러를 줄이기 위한 보정회로를 구현하였다. 입력 클럭의 주기를 측정하여 동작 범위에 따라 일정한 지연 회로를 추가하여 동작 범위를 넓혔다. 설계된 모든 회로는 수동 소자의 사용 없이 CMOS 회로로 구현되었다. 시뮬레이션과 측정 결과를 통해, 제안한 구조의 락킹 시간, 입력 신호가 고정된 상태의 위상 차이, 동작 주파수 범위를 검증하였다. 모든 시뮬레이션과 칩 제작은 $0.18\mum$ CMOS 공정을 통해 이루어졌다. 측정된 동작 주파수는 100MHz ~ 1GHz 이고, 락킹 시간은 최소 3 ~ 10 클럭 사이클을 가진다.

서지기타정보

서지기타정보
청구기호 {MEE 10108
형태사항 vi, 61 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 김미조
지도교수의 영문표기 : Lee-Sup Kim
지도교수의 한글표기 : 김이섭
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학과,
서지주기 References: p. 58-59
주제 Synchronous clock generator
open-loop architecture
clock-synchronized delay (CSD)
time-to-digital converter (TDC)
클럭 동기화 회로
개루프 구조
클럭 동기 딜레이 회로
시간-디지털 변환기
QR CODE qr code