Pulsed-latches take advantage of both latches in their high performance and flip-flops in their convenience of timing analysis. To minimize the clock period of pulsed-latch circuits for a higher performance, a problem of combined retiming and time borrowing is formulated, where the latter is enabled by using a handful of different pulse widths. The problem is first approached by formulating it as an integer linear programming to lay a theoretical foundation. A heuristic approach is proposed, which solves the problem by conceptually performing clock skew scheduling for the minimum clock period and gradually converting skew into a combination of retiming and time borrowing. Experiments with 45-nm technology demonstrate that the clock period is improved for all benchmark circuits with an average of 13% with less use of extra latches compared to the conventional retiming.
본 학위 논문에서는 고성능 ASIC 설계을 위해, 펄스 래치를 기억소자로 사용하는 순차회로의 동작 속도를 최적화 하는 방법을 소개하였다. 펄스 래치는 짧은 클락 펄스로 구동되는 래치로, 순차적 오버헤드가 적으면서 동시에 기존 ASIC 디자인에서 사용되는 플립플랍과 같이 타이밍 분석이 용이하다는 이점을 가지고 있다. 공정이 발전 할 수록 구현상의 어려움이 커지는 클락 스큐 스케쥴링 기법의 대안으로 리타이밍과 다중 펄스 폭 활용하는 최적화 기법을 제안하였다. 최적화 기법은 이론적인 바탕을 토대로 정수선형계획법을 위한 수식과 실용적인 발견적 해결 방법으로 구현되었다. 이 최적화 기법으로 인해 리타이밍과 다중 펄스 폭 활용은 상호 보완적으로 적용되어, 기존의 리타이밍이 가지고 있었던 문제점인 기억소자 개수의 증가를 억제하고, 다중 펄스 폭을 활용해서 얻은 시간빌림 만으로는 얻을 수 없는 성능 개선을 보였다. 5개의 펄스 폭이 제공되고 45-nm 공장하에 이뤄진 실험에서는 발견적 해결 방법의 효율성을 보였으며, 모든 벤치 마크에 대해서 평균 13%의 클락 주기 감소를 보였다.
