The Resonant tunneling diode (RTD) is a very promising quantum device for the future high-speed circuits. Utilizing the unique NDR (Negative Differential Resistance) characteristic and pico-second switching speed at room temperature of RTDs, the RTD-based ICs show high-speed performance with the reduced device count and low DC power consumption.
A SETSC (MOno-stable BI-stable transition Logic Element), which consists of two RTDs and a transistor, has been frequently exploited in RTD-based ICs. In general, the high-speed SETSC is based on the type of Current-Mode-Logic (CML) in order to prevent saturation mode operation of the HBTs [1].
The CML-type SETSC, which is refered to the Single-Edge-Triggered Sampling Core (SETSC), has the property of single-edge-triggered sampling operation. The D Flip-Flop ICs using the SETSC cannot properly operate in the data rate of 40Gbps and above due to the relatively high AC current effect. To overcome this problem, a RTD-based Dual-Edge-Triggered Sampling Core(DETSC) has been proposed in order to operate in dual-edge-triggered sampling mode [2], [3]. In this thesis, the InP RTD-based D Flip-Flop ICs of RZ (Return-to-Zero) and NRZ (Non-RZ) modes using the DETSC have been developed for the first time.
Firstly, SETSC and DETSC have been theoretically analyzed. The designs of SETSC and DETSC have been optimized. Also, the RTD-based D Flip-Flop ICs using the SETSC and DETSC have been designed and characterized in RZ (Return-to-Zero) mode and NRZ (Non-RZ) mode. The fabricated RZ D Flip-Flop IC with a DETSC has demonstrated DC power consumption of 10.5 mA, which is about 63 % of that in RZ D Flip-Flop IC with SETSC on the same chip. The operation of RZ D Flip-Flop IC with a DETSC has been confirmed up to 21 Gbps (maximum sampling frequency of 42GSps). And compared to RTD/HEMT-based RZ D Flip-Flop IC with DETSC, RTD/HBT-based IC shows higher maximum sampling frequency by three times and one third DC power consumption.
And the fabricated NRZ D Flip-Flop IC with DETSC has shown DC power consumption of 25.5 mA, which is about 80 % of that in NRZ D Flip-Flop IC with SETSC on the same chip. The operation of NRZ D Flip-Flop IC with a DETSC has been confirmed up to 21 Gbps. The simulated NRZ D Flip-Flop IC with a DETSC is comparable to the conventional NRZ D Flip-Flop IC in Power-Delay-Product(PDP) of 0.54.
In Conclusion, the D Flip-Flop ICs using a DETSC were successfully implemented for the first time and the benefit of lower AC current effect in this IC makes it possible to operate at lower DC-power consumption with increased jitter.
공명 터널링 다이오드는 매우 유망한 소자이다. 초고속 동작 뿐만 아니라 빠른 스위칭 특성을 상온에서 할 수 있다. 그 결과 적은 소자 수 및 적은 전력 소모로 동작이 가능하다.
싱글 에지 트리거 샘플링 코어는 하나의 공명 터널링 다이오드와 이종 접합 트랜지스터로 구성되어 있으며 일반적으로 전류 모드 로직으로 연결되어 동작한다. 이는 이종 접합 트랜지스터가 포화 상태에서 동작하는 것을 막기 위함이다.
전류 모드 로직의 싱글 에지 트리거 샘플링 코어는 하나의 클록 에지에서만 데이터를 샘플링하는 특성이 있다. 싱글 에지 트리거 샘플링 코어를 활용한 D 플립플롭의 경우 40Gbps 이상으로 동작하지 않게 되는데 이는 많은 양의 AC current effect 때문이다. 본 연구에서는 Return-to-Zero(RZ) 및 Non-RZ(NRZ) 모드의 InP RTD 기반의 D 플립 플롭 집적회로를 최초로 구현하였다.
우선, 싱글 에지 트리거 샘플링 코어와 듀얼 에지 트리거 샘플링 코어를 이론적으로 분석하였다. 그리고 싱글 에지 트리거 샘플링 코어와 듀얼 에지 트리거 샘플링 코어를 설계가 최적화되었다. 또한 싱글 에지 트리거 샘플링 코어와 듀얼 에지 트리거 샘플링 코어를 각각 이용한 RTD 기반의 D 플립플롭 집적 회로가 설계되었다. RTD/HBT 공정으로 자체 제작된 듀얼 에지 트리거 샘플링 코어를 이용한 RZ D 플립플롭의 경우 10.5mA의 전력으로 동작하며 동일 칩 상에서 제작된 싱글 에지 트리거 샘플링 코어를 이용한 RZ D 플립플롭 보다 37% 적은 전력으로 동작이 가능하다. 또한 듀얼 에지 트리거 샘플링 코어는 21Gbps까지 동작하였고 최대 샘플링 주파수는 42GSps이다. RTD/HEMT를 기반으로 제작된 듀얼 에지 트리거 기반의 RZ D 플립플롭 집적회로 대비 세 배가량 높은 샘플링 주파수와 3분의 1가량의 DC전력 소모의 성능을 나타 내었다.
그리고 자체 제작된 듀얼 에지 트리거 기반의 NRZ D 플립플롭 집적회로는 DC 전력 소모가 25.5mA로서 이는 싱글 에지 트리거 샘플링 코어의 전력 소모 보다 20%가량 적은 것으로 나타났다. 시뮬레이션으로 알아본 듀얼 에지 트리거 샘플링 기반의 NRZ D 플립플롭은 Power-Delay-Product이 0.54fJ로 나타났고 다른 회로와 대비하여 우수한 성능이다.
결론적으로 듀얼 에지 트리거 샘플링 코어를 이용한 D 플립플롭은 최초로 성공적으로 구현되었다. 적은 AC 전류 효과로 적은 DC 전류 소모로 동작 가능하다.
