Power supply noise is one of the major noise sources causing degradation of circuit performance. As CMOS technology has scaled down, on-chip supply voltage have dropped to about 1V. Allowable power supply fluctuation on power supply line has become extremely lowered to maintain fixed percentage noise budget. The solutions of power supply noise have been developed and the different solutions are applied to core blocks and I/O circuits in system.
In Single ended I/O circuits of memory interface, the large signal current variation induced by simultaneous switching of output drivers generates inductive noise on power supply line. This Simultaneous Switching Noise (SSN) is the one of the most serious factors that limits the speed. Although several methods have been proposed, there are some disadvantages for the each method. Directly lowering the slew rate of signal current can reduce SSN. But it results in reduced data eye opening. The second method was multi-level encoding with balancing I/O current. However this method is hard to implementation due to noise margin degradation or encoding/ decoding complexity. Another method is DBI-DC data bus inversion coding that is applied to GDDR4 (Graphic Double Data Rate) SDRAM. This method reduces the maximum current variation to half and reduces SSN noise to about half theoretically. However more effective solution is required to further reduce SSN than DBI-DC to increase speed.
The proposed SSN compensator is auxiliary block to compensate SSN and reduces current variation by pushing additional current to power line. Proposed compensation scheme eliminate the trade-off relation of slew rate and signal integrity and transmitted data is not encoded. This SSN compensation scheme can be employed to any Pseudo Open Drain Logic (PODL) signaling system and applied together other encoding scheme.
To see the effect of the proposed SSN compensator, 5Gbps transmitter and receiver frontend blocks are implemented in 0.13um CMOS technology. The simulation results show that eye opening is enlarged compared with conventional single-ended signaling and with DBI-DC encoding.
In core bocks in system, undesirable large voltage fluctuations are induced by LC resonance tank of power supply network during chip operation. To overcome this noise source, the push-pull shunt regulator is conventionally applied to system. However the conventional push-pull regulator has fixed gain and capacity based on simulation with worst case design method. This design method causes overdesign and large power consumption at same regulator bandwidth.
In proposed push-pull regulator architecture, gain of regulator is adaptively controlled by digitally turning on sub push-pull blocks. The proposed regulator keeps the power supply voltage over the minimum power supply voltage that is required to achieve desired performance and speed.
The proposed regulator is implemented in 0.18um CMOS technology. The measurement results shows that the power supply resonance suppressed by proposed regulator and adaptive control blocks operates correctly based on induced noise magnitude.
칩 내부 전원선 잡음은 칩의 성능을 저하 시키는 원인 중 하나이다. CMOS 기술이 발전함에 따라서 칩 내부 전압이 1V 근처까지 낮아져 같은 비율의 노이즈 마진을 유지하기 위한 전압선 잡음은 더욱 감소하여야 한다. 전원선 잡음을 제거하기 위한 다양한 방법들이 연구 되어왔고, 칩 내부의 코어 회로와 I/O 회로에는 서로 다른 기법들이 적용된다.
메모리 인터페이스의 Single-ended I/O회로에서는, 여러 개의 Output driver들이 동시에 같은 방향으로 스위칭 하면서 큰 전류 변화를 일으키고, 이것은 전압선의 인덕터(Inductor)에 의해서 큰 잡음으로 나타난다. SSN (Simultaneous Switching Noise) 은 Single-ended의 병렬 인터페이스의 속도를 저하시키는 원인이 되며, 이를 해결하기 위한 다양한 기법들이 제안되었다. 직접적으로 전류의 Slew rate를 낮추는 방법은 SSN을 감소시키기는 하나, ISI (Inter-symbol interference) 현상을 더 심각하게 하여 신호 보전성 (Signal Integrity) 을 떨어뜨린다. 또 따른 방식은 항상 동일한 양의 I/O 전류가 흐르도록 데이터를 멀티레벨로 인코딩하는 방식이다. 이 방법은 SSN을 감소시키지만 인코딩으로 인해서 노이즈 마진을 감소시키거나 회로의 복잡도가 아주 커지게 된다. 이런 문제들로 인하여 현재 GDDR4 SDRAM에서 사용하는 방법은 DBI-DC 인코딩 방식을 사용한다. 이 방식은 동시에 같은 방향으로 스위칭 하는 데이터 개수를 총 데이터 비트 수의 반으로 줄여서 전류의 변화를 반으로 줄인다. 이론적으로 DBI-DC 방식은 SSN을 반으로 줄이지만, 나머지 잡음은 해결하지 못 하고 전원 공급 핀을 늘려 그 정도를 최대한 줄인다.
제안한 SSN 보상기는 SSN을 제거하기 위해서 추가되는 보조 회로이다. SSN 보상기를 적용하게 되면, 전송되는 데이터의 slew rate은 SSN과 관계가 없어진다. 따라서 데이터의 slew rate를 높게 가져갈 수 있어 ISI 및 신호 보전성에 더 강해진다. 전압선에 나타나는 SSN 정도는 SSN 보상기의 전류 기울기로 조정할 수 있다. SSN 보상기는 전송되는 데이터를 인코딩하지 않으며 수신기에서 디코딩하지 않아도 된다. SSN 보상기는 고속 메모리 인터페이스에서 다른 DBI-DC와 같은 다른 인코딩 방식과 함께 사용 가능하다. SSN 보상기의 성능을 테스트하기 위해서 5Gbps 수신기와 송신기 일부가 0.13um CMOS 공정으로 설계되었다. 시뮬레이션 결과들로부터 SSN 보상기를 추가하면 기존의 Single-ended 방식 및 DBI-DC 인코딩 방법보다 SSN 이 더 감소하며 신호의 Eye opening도 증가함을 알 수 있다.
칩 내부 코어 회로는 평균적으로 시스템 클럭에 동기화되어 준 주기성 전류 변화를 일으킨다. 칩 내부 Bypass 캐패스터는 그에 따라 발생하는 AC 전류를 코어 회로에 공급하여 전압선 전압의 흔들림이 허용되는 범위 내에 있도록 한다. 하지만 LC Resonance에 의해서 칩 동작 중에 큰 전압 흔들림이 발생하게 된다. 이러한 잡음을 Push pull shunt regulator가 사용된 다. 하지만 기존의 regulator는 Worst-case 시뮬레이션을 통해서 얻은 고정된 이득과 용량을 갖는다. 이러한 설계 방식은 같은 동작 주파수 대역을 같기 위해서 많은 파워를 소모하게 한다.
제안한 Push-pull regulator 구조는 4 개의 작은 push-pull regulator를 잡음 정도에 따라서 칩 동작 중 필요한 만큼 활성화시킨다. 제안한 구조는 칩의 속도를 달성하는 데 최소한으로 요구되는 전압 이상으로 공급전압이 유지되도록 동작하게 된다. 제안한 regulator는 0.18um CMOS 공정으로 설계 되었다. 측정결과로부터 제안한 regulator가 전압선 resonance를 제거하며, 노이즈 양에 따라서 적응적으로 동작함을 확인할 수 있다.
