Recently, significant effort is dedicated to the study and development of high-k dielectrics and metal gates for non-volatile memory applications [1]. Within the commodity NAND flash memories, charge-trapping devices have attracted attention as a promising solution for NAND Flash beyond 40 nm, since it can be fabricated in a near-planar structure, thus allowing continued pitch scaling and is immune to the floating-gate interference effects due to the discrete-trap nature [1~2].
Among various charge trapping memory devices, TANOS $(TiN-Al_2O_3-Si_3N_4-SiO_2-Si)$ structure enables to provide both fast FN erase speed and good data retention at the same time, combining with advantage of a higher work function of metal gate and physically thick blocking oxide due to relatively high-k value(~9) of $Al_2O_3$ [2]. However, in order to meet sufficient erase speed, excellent retention property for multilevel-cell application and continuous device scaling trend, several dielectrics with k-value in the 12-30 range are being investigated for blocking oxide. Ideally, the dielectrics with higher κ value but without much sacrifice of the conduction band offset compared to $Al_2O_3$ are required for blocking oxide in flash memory device.
In this work, cubic-structured HfLaO with a high κ value of 30 ~ 40 has been used for the blocking layer in the charge-trap type flash memory device. Compared to the conventional Al2O3 blocking layer, the single HfLaO blocking layer shows much lower leakage current, faster program speed, larger memory window, and more robustness at a high voltage, but inferior charge retention property due to lower conduction band offset. When an $Al_2O_3$ barrier layer is inserted between the HfLaO and the nitride charge trap layer, constructing a $Al_2O_3$ /HfLaO dual blocking layer, good charge retention even at a high temperature of $150\degC$ is achieved, while maintaining the advantages of HfLaO. This is because of the combined advantages of the high κ value of HfLaO and the high conduction band offset of $Al_2O_3$.
Next, the effect of the $Al_2O_3$ post-deposition annealing (PDA) temperature on the program/erase performance and retention property for charge-trapping flash memory device have been investigated. As for inter-poly dielectric in a floating gate flash process, many research groups have studied the impact of the $Al_2O_3$ PDA temperature on memory performance, however, little information has been reported for charge-trapping devices. The experimental results indicate that significant improvements can be obtained using high PDA temperature above $1100\degC$, including an extremely high program/erase speed and good charge retention at a high temperature of $150\degC$ as well as wide program/erase window. The underlying mechanism is likely due to additional high trap density of $Si_3N_4$ charge trapping layer in deeper trap energy level and low trapping efficiency that reduce the trap-assistant tunneling current through the $Al_2O_3$ blocking oxide.
최근, 비휘발성 메모리 어플리케이션에서 하이케이 유전체와 금속 게이트에 대한 연구와 개발이 활발히 진행되고 있다[1]. 상용화된 낸드플래쉬메모리 중에서 특히나 charge-trapping type device가 near-planar structure 로 인한 디바이스 스케일링에 대한 이점과 이산저장방식으로 인한 인접 게이트 간 간섭에 강하다는 장점으로 인하여 40nm 급 이하의 NAND Flash memory 에서 유망한 대안으로 관심이 증가되고 있다[1~2].
다양한 charge-trapping type device 중에서 $TANOS(TiN-Al_2O_3-Si_3N_4-SiO_2-Si)$ 구조는 높은 일함수를 갖는 금속 전극과 물리적으로 두꺼운 Al2O3 하이케이 유전체의 장점을 적용하여 빠른 동작 속도와 우수한 data retention 특성을 동시에 보여주었다[2]. 그러나 지속적인 소자의 scaling 과 더불어 멀티레벨셀 구현을 위해서는 동작속도와 data retention 특성이 더욱 개선되어야 하며, 따라서 기존의 $Al_2O_3$ 비하여 conduction band offset 의 큰 감소 없이 보다 큰 유전상수(12~30)를 갖는 유전체가 요구된다.
본 논문에서는 30~40 정도의 유전상수를 갖는 큐빅 구조의 HfLaO 박막을 charge trapping type 플래쉬 메모리 소자의 blocking layer로 사용하였다. 기존의 $Al_2O_3$ 박막에 비하여 단일 HfLaO 박막의 경우 낮은 누설전류 특성으로 인한 빠른 프로그램 속도와 큰 메모리 윈도우와 동시에 높은 동작전압에 대한 강인함을 보여주었지만 낮은 conduction band offset으로 인한 데이터 retention 특성의 악화가 문제점이 된다. 그러나 HfLaO 과 $Si_3N_4$ 전하 저장층 사이에 $Al_2O_3$ barrier layer를 삽입하여 HfLaO 의 높은 유전상수 값과 $Al_2O_3$ 의 높은 conduction band offset의 장점을 동시에 적용하는 방법으로 단일 HfLaO 가 갖는 장점을 유지하는 동시에 단일 $Al_2O_3$ 박막에 준하는150도 retention 특성을 확보하였다.
다음으로 charge trapping type 플래쉬 메모리에서 $Al_2O_3$ 를 blocking layer로 사용한 경우 Post-deposition annealing(PDA) 온도에 따른 메모리 특성에 대한 연구를 진행하였다. 플로팅게이트타입플래쉬 메모리에서의 inter-poly 의 경우에는 $Al_2O_3$ PDA 온도에 따른 메모리 특성의 연구가 많이 진행되었으나 charge-trapping type의 경우에는 발표된 연구 결과가 거의 없다. 실험 결과 1100도 이상의 고온 PDA 공정 후에 program/erase 속도 향상과 더불어 메모리 윈도우 또한 커지고 150도 고온 retention 특성이 동시에 향상되는 것을 확인하였다. 이에 따른 메커니즘으로는 고온 공정 후 $Si_3N_4$ charge trapping layer 내의 deep trap energy level에 추가적인 trap density의 증가와 더불어 $Al_2O_3$ blocking layer를 통한 trap-assiatant tunneling current를 줄이는 trapping efficiency의 감소 때문인 것으로 추정된다.
