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Area-efficient multi-mode decoder architecture for quasi-cyclic LDPC codes in mobile WiMAX system = Mobile WiMAX의 LDPC 코드들을 위한 저면적 다중 모드 복호기 구조
서명 / 저자 Area-efficient multi-mode decoder architecture for quasi-cyclic LDPC codes in mobile WiMAX system = Mobile WiMAX의 LDPC 코드들을 위한 저면적 다중 모드 복호기 구조 / Hye-Yeon Shim.
발행사항 [대전 : 한국과학기술원, 2010].
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This thesis presents an area-efficient multi-mode decoder architecture employing the layered decoding algorithm for Quasi-Cyclic LDPC codes for Mobile WiMAX system. This architecture can be operated in all kinds of modes specified in Mobile WiMAX system. The main contribution of this work is a significant reduction of memory and interconnects requirement of the decoder. At the architecture level, the decoder is based on the partial-parallel architecture, in which multiple decoding function units (DFUs) are implemented to process blocks of non-overlapping check nodes in parallel. The computation in a DFU can be performed in parallel with 8 row weights; therefore the DFUs operate in parallel with row weights of 6/7 for code rate 1/2 or in partial-parallel with for other code rates (2/3 A, 2/3 B, 3/4 A, 3/4 B, 5/6) Although the maximum parallelism factor of WiMAX code is 96, our LDPC decoder employs only a subset of 4 DFUs because the throughput requirement of Mobile WiMAX system is 30 Mbps and 4 is common divisor of the all sub-matrix size. By both utilizing 4 DFUs and changing the processing sequence, the flexible permuter is not needed and the word alignment is removed, which can reduce a lot of area of the router. In addition, DFUs have 100% hardware utilization ratio during decoding process for all codeword length. Based on the APP data partitioning applied to APP memory organization, the distribution network in the router is removed, and the number of memory instances is reduced. Instead of two-port memory, the decoder uses two single port memories each of which has half entries. Moreover, the check-to-variable messages are stored in compressed form to reduce a memory requirement. The proposed LDPC decoder for rate 1/2 is implemented in Verilog HDL and synthesized using a TSMC $0.25\microm$ standard cell library. An overall complexity of 33K logic gates is measured, plus 38,016bits RAM. The decoding throughput can achieve 70.67Mbps at the clock frequency of 176MHz.

이 논문은 Mobile WiMAX 시스템의 Quasi-Cyclic LDPC 코드들을 위한 층을 이룬 복호를 적용한 저면적 다중 모드 복호기 구조를 제안한다. 제안한 구조는 Mobile WiMAX의 모든 코드들에 대해서 복호가 가능하다. 제안한 방법을 적용하면 복호기에 필요한 메모리 크기와 네트워크의 복잡도를 줄일 수 있다. 복호기는 구조면에서 몇몇 개의 DFU이 독립적인 체크 노드를 동시에 갱신할 수 있는 부분적인 병렬구조이다. DFU의 계산은 8개의 row weight를 동시에 수행할 수 있다. 그러므로 row weight가 6 또는 7인 1/2 부화율인 경우에는 DFU은 병렬로 수행되고, 다른 부화화율인 경우에는 DFU이 부분적인 병렬로 수행된다. 비록 WiMAX의 최대 병행 계수는 96이지만, Mobile WiMAX의 요구되는 데이터 처리 속도는 약 30Mbps로 낮고 4는 모든 하위 행렬 크기의 공약수가 4이므로 LDPC 복호기는 4개의 DFU을 사용한다. 4개의 DFU을 사용하고 처리 순서를 바꿔서 융통성 있는 permuter가 필요가 없게 되었고, 워드 정렬기를 제거할 수 있게 되었다. 이는 네트워크의 영역을 줄일 수 있게 된다. 게다가 모든 코드워드에 대하여 DFU는 디코딩 과정중 100% 하드웨어 이용률을 가진다. APP 메모리 정렬에 APP 데이터 분할을 적용하여, 분배 네트워크를 제거하고 메모리 개수를 줄였다. 두개의 포트를 가지는 메모리 대신에, 데이터의 반을 각각 가지고 있는 한 개의 포트를 가지는 메모리 두개를 사용하여 영역크기를 줄였다. C2v 메시지를 압축하여 메모리를 저장하여 필요한 메모리 비트 수를 줄였다. 제안된 LDPC 북호기는 부호화율 1/2에 대해서 하드웨어 언어를 이용하여 구현되었고, TSMC 0.25 um 표준 셀을 이용하여 합성되었다. 33K의 논리 게이트의 복잡도를 가지며, RAM의 비트수는 38,016이다. 클락 주파수는 176MHz이고 이때 데이터 처리 속도는 70.67Mbps이다.

서지기타정보

서지기타정보
청구기호 {MEE 10046
형태사항 ix, 52 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 심혜연
지도교수의 영문표기 : In-Cheol Park
지도교수의 한글표기 : 박인철
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학과,
서지주기 참고문헌 : p. 48-49
주제 LDPC
Decoder
Multi-Mode
Mobile WIMAX
Area
LDPC
복호기
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