Time budgeting, which generates timing assertion at block boundaries in hierarchical VLSI designs, determines leakage power consumption of overall design, since the timing assertion from time budgeting step dictates the proportion of $high-V_t$ and $low-V_t$ gates of each block. Active leakage power is much larger (~10X) than standby leakage power, and exponentially depends on temperature. Therefore, it is essential to consider thermal influence on leakage in time budgeting to reduce active leakage power effectively in hierarchical designs. In this thesis, weighted bounded potential slack that takes account of thermal influence on leakage is introduced as a measure of active leakage power, and is experimentally shown to be highly correlated with active leakage power. Thermal-aware time budgeting was formulated as linear programming with objective of weighted bounded potential slack. In experiments with example hierarchical designs implemented in 45-nm commercial technology, we confirmed that thermal-aware time budgeting was able to reduce active leakage power by 16.8% on average compared to conventional time budgeting, when both are followed by the same $dual-V_t$ allocation.
VLSI 디자인의 계층적 설계 방식은 마이크로프로세서와 시스템온칩과 같은 크고 복잡한 설계에 널리 사용되고 있다. 이러한 형태의 설계 과정에서 시간 분배 단계는, 각 블록 경계에서의 시간 한도를 정하는 과정으로, 전체 디자인의 면적 및 전력소모와 같은 품질을 결정하는 중요한 단계이다. 한편 VLSI 공정 기술의 발전과 함께 누설 전류에 의한 전력 소모가 급격히 증가하고 있고, 그중에서도 시스템이 동작 중일 때 흐르는 누설 전류는 동작 중이지 않을 때 흐르는 누설 전류에 비해 크기가 매우 크기 때문에 이것을 줄이는 것이 중요하다.
시스템이 동작 중일 때 흐르는 누설 전류는 온도에 지수적으로 비례하여 증가하는 특성을 가지고 있기 때문에 계층적 VLSI 설계의 시간 분배 단계에서 이것을 줄이기 위해서는 온도에 대한 고려가 필수적이다. 따라서 본 연구에서는 온도에 의한 영향을 고려하여 누설 전류와 높은 상관관계를 갖는 예측치를 제안하고, 이를 기반으로 선형 계획법을 사용하여 누설 전류를 줄이기 위해 최적화된 시간 분배 결과를 얻는 과정 및 기법을 제시하였다.
계층적 구조를 가진 여러 벤치마크에 대하여 45-nm CMOS 테크놀로지로 합성하여 실험한 결과, 누설 전류에 대한 고려를 하지 않는 기존의 시간 분배 방식을 사용한 경우와 비교해 평균적으로 17%의 누설 전류를 감소시킬 수 있었다.
