As the multimedia and communication business are grown, the demand of ADC with high speed and low power consumption is skyrocketed. As a CMOS process is advanced, however, the analog/Mixed signal circuit design is getting harder. Thus, the architectural innovation is needed to the meet the demands.
A pipelined ADC architecture is suited to the medium to high resolution and sampling speed due to their high throughput. However, since the architecture requires Opamps having high DC gain and bandwidth, the pipelined ADC consumes lots of power, and their energy efficiency get worse as the operation speed go into hundreds mega-hertz. In order to overcome the limitation of the pipelined ADC, A 10-bit 300 MSample/s pipelined analog to digital converter (ADC) using time-interleaved successive approximation register (SAR) ADC in the first stage is presented. By replacing the front-end pipelined stages with energy-efficient SAR-ADC, power hungry sample-and-hold amplifier can be removed and rail-to-rail input can be used. In addition, feedback factor $\beta$ of the first inter-stage amplifier can be increased, which significantly reduces the power consumption of the first opamp. Simulation results in 90 nm CMOS show that 8.8 bits of effective-number-of-bits (ENOB) at 300 MHz sampling rate can be achieved while consuming 77mW at 1.2V supply. Figure-of-merit of the proposed ADC is 554 fJ/Conv. However, measurement results show that 7.1 bits of ENOB at 250 MHz sampling rate is achieved while consuming 80 mW at 1.2 V for digital and 1.3 V supply for analog part, although the measurement is on-going.
The alteration of the domain for the signal processing also can be considered in order to overcome the limitation of analog/Mixed signal circuits. As CMOS process scaling has moved into the nanometer regime, time-domain resolution that benefits from excellent switching speed of the scaled MOS device is superior to voltage-domain resolution. A time-based SAR ADC using a pulse width modulation is presented for scaled CMOS technologies. A binary search in the proposed ADC performs on time-domain signal processing using a pulse width modulation with a single capacitor. Since the ADC employs time-domain signal processing, the proposed ADC does not suffer from a process variation such as a capacitor mismatch. The proposed ADC also has low input capacitance, since it uses only a single capacitor. A feasibility of the proposed ADC is verified by simulations using ADC models having 10 bit resolution in ideal condition as well as in non-ideal condition.
멀티미디어 산업과 통신산업의 발달로 높은 속도의 샘플링과 높은 해상도를 갖는 아날로그-디지털 데이터 변환기의 요구가 매우 높아지고 있다. 그러나 CMOS 공정이 발달함에 따라 여러 가지 이유로 아날로그/혼성회로의 설계는 더욱 더 어려워지고 있다. 그러므로 현재의 데이터 변환기의 수요를 따르기 위해서는 회로적 성능 개선이 아닌 구조적 관점에서의 혁신이 필요하다.
파이프라인 아날로그-디지털 데이터 변환기 구조는 높은 throughput 특성 때문에 중 고속 샘플링과 중-고 해상도 데이터 변환기로서 최적의 구조로 알려져 있다. 그러나 구조적 특성상 높은 DC gain과 넓은 bandwidth를 갖는 Opamp가 필수 적이기 때문에 파이프라인 데이터 변환기는 많은 전력을 소비하고 수백 MSample/s 속도의 영역에서는 에너지 효율성이 급격히 떨어진다는 단점이 있다. 이러한 파이프라인 데이터 변환기의 한계를 극복하고자 본 논문에서는 시간 병렬 연속 근사 데이터 변환기를 첫 번째 단으로 이용한 10-bit, 300 MSample/s의 성능을 갖는 아날로그-디지털 데이터 변환기가 제안되었다. 전력소비가 매우 큰 기존 파이프라인 구조의 앞 단들을 에너지 효율성이 좋은 연속근사 데이터 변환기로 대체 함으로서 전력소비가 큰 능동 샘플엔 홀드 단을 제거 할 수 있었으며 VDD부터 GND까지의 큰 스윙범위를 갖는 입력를 받을 수 있게 되었다. 또한 이러한 큰 입력을 받을 수 있는 특성은 첫 번째 inter-stage 증폭기의 피드백계수 $\beta$ 의 값을 증가시켜, 첫 번째 opamp의 전력 소비를 크게 줄일 수 있다. 90nm CMOS에서 설계된 원형 데이터 변환기는 Post-Layout 시뮬레이션 되었으며 그 결과로 300MHz sampling rate에서 145MHz 입력 신호에 대하여 약 8.8 bit의 ENOB 특성을 보여주었다. 시뮬레이션 결과는 1.2V 전원 전압에서 77mW의 전력을 소비하였고 553 fJ/Conv-step의 Figure-of-merit을 보여주었다. 실제 측정결과의 경우 아날로그 1.3V, 디지털 1.2V 전원 전압에서 80mW를 소비하였고, 7.1 bit의 ENOB을 250MHz 샘플링 속도에서 보였다. 디지털 출력단의 문제로 로직에널라이져의 인터널 클럭 (2GHz)에 의존하여 디지털 코드를 출력하였기 때문에 300MHz의 샘플링 속도에서의 측정을 하지 못하였다. 아직 측정이 완료되지 않았지만, 지금가지 측정결과로 FOM은 1.16 pJ/Conv-step 을 보였다.
발달된 공정에서의 아날로그/혼성회로 설계의 어려움을 극복하기 위하여 또 다른 방법으로서 전압기준의 도메인이 아닌 시간 도메인에서의 신호처리를 이용한 데이터 변환기를 고려해보았다. CMOS공정이 nanometer scale까지 작아지면서 전압의 해상도보다 시간영역의 해상도가 더 높아지는 특성을 갖고 있다. 그렇기 때문에 점점 작아지는 공정에 대하여 시간 도메인 신호처리는 공정의 발전과 장점을 공유하고 있다. 그래서, 단 하나의 케페시터 만 갖고 있는 시간 기반의 연속근사 데이터 변환기를 제안하였다. 제안된 데이터 변환기는 단 하나의 케페시터를 사용하므로 mismatch와 같은 공정 변화에 대하여 매우 강인한 특성을 보인다. 또한, 매우 작은 입력 케페시턴스를 갖고 있으며 매우 적은 전력 소비가 기대된다. 제안된 구조의 시간 기반 데이터 변환기는 verilog를 이용한 시뮬레이션을 이용하여 그 가능성이 검증되었다. 아울러 발생 가능한 3가지 비이상적 현상에 대하여 시뮬레이션을 통하여 구조의 가능을 보였다.
