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DVFS/DCR-based workload distribution-aware 3D-stacked L2 cache design and operation for minimal overall energy consumption = 에너지 소비를 최소로 하기 위한 3차원 적층 L2 캐쉬의 설계 및 동작 방법
서명 / 저자 DVFS/DCR-based workload distribution-aware 3D-stacked L2 cache design and operation for minimal overall energy consumption = 에너지 소비를 최소로 하기 위한 3차원 적층 L2 캐쉬의 설계 및 동작 방법 / Sung-Wook Kim.
저자명 Kim, Sung-Wook ; 김성욱
발행사항 [대전 : 한국과학기술원, 2010].
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초록정보

As technologies scales, interconnects have become a major performance bottleneck and source of power consumption. Three dimensional (3D) integration such as through silicon vias(TSVs) is promising technology to solve interconnects issues. In microprocessor architecture, 3D-stacked cache have been researched first to solve faced `Memory Wall` problem. There are many researches on 3D-stacked cache design for performance improvement and power reduction. In real-time embedded system, we could reduce energy consumption using both dynamic voltage and frequency scaling(DVFS) and dynamic cache reconfiguration(DCR). To find operating frequency and cache configuration for minimizing overall energy consumption, we have to consider tradeoff between core energy and cache energy. In this paper, we established energy model for microprocessor which have 3D-stacked cache with consideration about physical implementation using TSVs and 3D-thermal distribution. By using established model, first, we propose combined DVFS/DCR method which find operating frequency of core and 3D-stacked cache configuration for given workload and designed 3D-stacked cache. Second, we propose design guideline for 3D-stacked cache, considering workload distribution of real-time embedded system.

반도체 공정 사이즈가 점점 작아짐에 따라 마이크로프로세서의 동작 속도와 전력소비는 개선되고 있지만, 반대로 interconnects에서 발생하는 delay와 전력소비는 점점 커져 문제가 되고 있다. TSV를 이용한 3차원 집적 기술은 근본적으로 interconnects 문제들을 해결할 수 있게 해준다. 마이크로프로세서에서 3차원 집적 기술을 이용한 많은 연구가 진행되고 있으나, 가장 먼저 실행되고 있는 연구는 적층형 캐쉬에 대한 것이다. 캐쉬는 프로세서에서 가장 큰 면적을 차지하며, 면적에 따른 delay때문에 3차원 집적을 통해 가장 큰 이득을 볼 수 있는 블록이며, 프로세서 전체에서 캐쉬만 다시 디자인 하면 되기 때문에 재설계로 인한 비용을 절약할 수 있기 때문이다. 하지만 기존의 적층형 캐쉬에 대한 연구는 성능향상이나 전력 소비를 고려할 때 캐쉬 자체에 대해서만 국한 되었으며, 프로세서 코어나 off-chip 메인 메모리의 접근에 사용되는 에너지는 고려하지 않았다. 본 논문에서는 3차원 적층형 캐쉬를 갖는 마이크로프로세서의 에너지 모델을 TSV를 이용한 물리적 구현과 3차원 열분포를 고려하여 제작하였다. 이를 통해 deadline constrained workload를 수행 시 프로세서의 코어, 캐쉬, off-chip 메인 메모리 접근에 사용되는 에너를 최소화 하기 위한 3차원 적층 캐쉬의 구조를 찾는 방법을 제안하였으며, run-time에서의 workload variation을 고려하여 에너지 사용을 감소시킬 수 있는 캐쉬 power gating 방법을 제안한다.

서지기타정보

서지기타정보
청구기호 {MEE 10008
형태사항 vi, 27 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 김성욱
지도교수의 영문표기 : Chong-Min Kyung
지도교수의 한글표기 : 경종민
학위논문 학위논문(석사) - 한국과학기술원 : 전기 및 전자공학과,
서지주기 Reference: p. 26-27
주제 cache
3DIC
DVFS
DCR
energy
캐쉬
삼차원회로
동적전압및속도변화
동적캐쉬재설정
에너지
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