This paper introduces several techniques for DPLL in order to overcome the previous limitations, performance and portability. The DCO and PD resolution enhancement techniques and loop-delay reduction techniques are presented for lower phase noise, and a first fully synthesizable architecture is proposed for better portability of the DPLL. All the proposed techniques in the paper are verified in simulation and also, measurement results and detail abstracts for each technique are followings. Firstly, an LC tank based DCO with high frequency resolution by using a novel varactor bank is presented. The proposed varacter exploits the opposite C-V characteristics of the PMOS and NMOS and achieves unit capacitance that is an order of magnitude less than a simple PMOS or NMOS varactor. The simulation results show that the DCO achieves a frequency range of 4.5-5.5GHz while having 1.4kHz of minimum frequency step, which corresponds to 0.8aF of unit capacitance. A prototype DCO is designed in 65nm CMOS process, and achieves 50kHz of frequency resolution in measurement. Secondly, an oversampling PD by using the delay DCO clocks for the resolution improvement is proposed. The proposed PD oversamples the phase difference between the reference and DCO clock and hence, reduces quantization noise without high resolution delay cells. In simulation results, under -110dBc/Hz of in-band phase noise is achieved with about 100ps of delay cells resolution. A 2.1GHz digital fractional-N frequency synthesizer with the oversampling PD is fabricated in 90nm CMOS process and it has an active area of $0.3mm^2$. With the oversampling technique enabled, the measurement results show that the proposed DPLL achieves the reduced quantization noise level, while an additional delay cell noise degrades in-band phase noise. Thirdly, this paper analyzes the effect of loop delay on the wide-bandwidth DPLL and presents a technique for loop-delay reduction. In order to clarify the effect of loop delays on the DPLL, it is modeled in z-domain and its stability is analyzed. The proposed technique provides faster operation by exploiting the multi phases of reference clock and reduces effective loop delay in the closed loop. A programmable loop-delay block that controls the number of loop delays is used to verify the proposed loop-delay reduction technique. The prototype is implemented in 90 nm CMOS process with an active area of $0.3mm^2$. The measurement results show that the proposed technique reduces the loop delay effectively and hence improves the stability of the DPLL. Lastly, a first 1GHz fully synthesizable DPLL is presented with synthesizable DCO and its phase accumulator. The DCO is implemented as the inverter-based ring oscillator and NAND varactor bank based on only standard cells. The divider chain based on standard cells lower the operating frequency of the DCO phase accumulator and makes it synthesizable, too. All the blocks within the proposed DPLL are implemented by high-level description language and fully synthesized. A prototype of the first fully synthesizable DPLL is implemented in 130nm CMOS and occupies 0.2$mm^2$ of an active area. The simulation results show that the prototype achieves 1GHz of output frequency and 10ps of RMS jitter.
실리콘 공정기술의 발달로 CMOS 트랜지스터의 길이가 짧아지면서 아날로그 회로의 성능은 낮아진 공급 전압에 의해 저하되고 있는 반면, 디지털 회로의 성능은 향상된 트랜지스터 속도의 증가로 인해 향상되고 있다. 따라서 기존의 아날로그 회로들의 기능을 디지털 회로로 대체하려는 연구가 현재 활발하고, 디지털 위상고정루프(Digital phase-locked loop)가 기존의 아날로그 위상고정루프를 대신하여 주파수합성기(Frequency synthesizer)와 클락생성기(Clock generator)로써 주목 받고 있다. 디지털 위상고정루프는 아날로그 위상고정루프에 비해 공정, 전압, 및 온도에 둔감하다는 장점 이외에도, 큰 면적을 차지하였던 저항과 캐패시터로 구성된 루프필터(Loop filter)를 디지털 회로로 대체하여 면적 소모를 줄일 수 있다는 장점이 있다. 또한 합성(Synthesis)이 가능한 디지털 회로 설계를 통해, 단축된 회로 설계 시간과 다른 공정으로의 변환 시 용이성 등의 장점을 제공한다. 하지만, 이러한 장점에도 불구하고, 디지털 위상고정루프의 적용분야는 양자화 잡음(Quantization noise)과 루프지연시간(Loop delay)에 의한 성능저하로 인해, 아날로그 위상고정루프에 비해 매우 제한적이다. 또한 디지털 위상고정루프에 남아있는 혼성모드(Mixed-signal) 회로들은 디지털 회로와는 달리 합성되지 못하므로, 설계 시간의 단축이라는 장점을 충분히 활용하고 있지 못하는 것이 현실이다.
따라서 본 논문에서는 디지털 위상고정루프의 성능 향상을 위해 양자화 잡음과 루프 지연시간을 줄이는 방법을 제시하고, 또한 다른 공정으로 변환의 용이성을 극대화 하기 위해 모든 구성회로가 합성 가능한 구조를 제시하였다. 디지털 위상고정로프 내에서 양자화 잡음은 디지털제어발진기(Digitally controlled oscillator)와 위상비교기(Phase detector)의 낮은 해상도에 의해서 발생되며, 이들은 각각 디지털 위상고정루프의 위상잡음(Phase noise)을 악화시킨다. 따라서, 디지털제어발진기에서 발생되는 양자화 잡음을 줄이기 위해, NMOS와 PMOS를 병렬로 연결한 구조의 배랙터(Varactor)를 제안하였다. 제안하는 구조의 배랙터를 이용한 디지털제어 발진기는 기존 NMOS만을 사용한 배랙터(Varactor)의 그것보다 좋은 주파수 해상도를 얻음을 검증하였다. 또한, 본 논문은 작은 해상도를 가지는 지연회로(Delay cell) 없이 위상비교기에서 발생되는 양자화 잡음을 줄이기 위한 방법을 제안하였다. 지연된 디지털 위상고정루프의 출력을 이용하여 평균을 취함으로써 높은 해상도의 지연회로 없이도 위상비교기의 해상도를 향상시킬 수 있다. 하지만 측정결과, 높아진 위상비교기의 해상도로 인해 양자화 잡음은 줄어 들지만, 제안한 구조의 지연회로에서 추가되는 잡음으로 인해 전체적인 성능향상은 볼 수 없었다. 루프 지연시간은 디지털 위상고정루프의 위상여유(Phase margin)를 낮추며 폐회로 안정도(Loop stability)를 해한다. 따라서, 루프 지연시간이 디지털 위상고정루프에 미치는 영향에 대해 해석을 다루고, 루프 지연시간을 줄이기 위한 방법을 제시하고 검증하였다. 마지막으로, 본 논문은 모든 구성회로가 합성이 가능한 디지털 위상고정루프(Fully synthesizable DPLL)을 처음으로 소개하였다. 제안하는 구조는 기존 혼성모드 회로들을 오직 기준논리집합(Standard cell)으로만 구현하여 합성이 가능하므로, 기존 시스템에 비해 그 구현 시간이 매우 짧고 다른 공정으로의 변환도 매우 용이하다. 비록 그 성능은 아직 기존의 그것에 미치지는 못하나, 개선의 여지가 충분하다.
