In this thesis, we evaluate and analyze of the All-Digital Phase Locked Loop (ADPLL). We mention about metastability problems from the retiming logic and time-to-digital converter (TDC) in the ADPLL, and we suggest a solution to solve the metastability problem in the retiming logic. The VERILOG HDL language is used to simulate and verify the proposed retiming logic. The main object of this thesis is performance analysis and evaluation of the locking time in the ADPLL. The previously suggested ADPLL for fast locking time is explained and simulated in this thesis. The previous ADPLL is compared with our proposed ADPLL. Our proposed ADPLL uses a lookup-table for fast locking time. Because the temperature varies with time, a DCO’s LC tank chip is designed to analyze the temperature effect on the DCO. Even if the proposed ADPLL has phase-error due to temperature variation, it is possible to lock the proposed ADPLL within 1 reference cycle.
빠른 locking time을 가지는 PLL은 frequency hopping 기반의 FHSS 어플리케이션에 필요하다. FHSS.FHMA 시스템에서 캐리어 주파수의 변화가 빈번하게 발생하기 때문에 빠른 locking time과 정밀한 주파수를 만드는 PLL이 필요하다. 디지털 회로로 구성된 All-Digital PLL (ADPLL) 은 아날로그 회로로 구성된 Charge-Pump PLL (CPPLL) 보다 이식성이 좋으며, 파라미터 특성 변화가 적은 장점을 가진다. ADPLL은 BLUETOOTH 나 GSM 을 위해서 쓰이고 있다. 이 논문에서는 ADPLL의 동작원리를 설명하고, 빠른 locking time을 가지는 ADPLL의 성능에 대해서 분석하였다.
ADPLL의 기본적인 동작원리와 특징 등에 대해서는 Section 2에서 언급하고 있다. 디지털 회로의Flip-Flop에서 클럭 신호와 동기화되지 않은 입력이 들어오게 되면 회로가 meta-stable 한 상태를 가질 수 있다. 이러한 상태가 되면 정확한 출력을 알 수 없기 때문에 회로가 오 동작을 하게 된다. 이러한 문제가 디지털 회로인ADPLL에서도 발생하게 된다. Section 3에서는 ADPLL 에서 발생하는 metastability 문제에 대해서 언급하고 있으며, 이러한 metastability 문제를 해결하기 위해 제안된 추가 회로에 대해서 설명하였다. 이 논문에서 추가로 제안된 회로는 HDL 시뮬레이션을 통해서 그 동작을 입증 하였다.
마지막으로 Section 4에서는 2.4GHz ISM대역에 대해서 설명하였다. 이 대역은 ADPLL이 실제로 동작을 하는 주파수 대역이므로 보다 깊이 있는 이해가 필요하기 때문이다. 또한 빠른 locking time을 가지는 ADPLL 회로가 소개되었다. 대표적인 방법인 gear shifting 과 binary search 방법에 대한 소개와 분석이 이루어졌다. 다음으로 우리가 제안하는 빠른 locking time을 가지는 ADPLL 이 소개되고 있다. 또한 우리가 제안하는 ADPLL이 이전에 제안된 방법보다 더 빠른 locking time을 가지는 것을 입증하였다. 우리가 제안하는 ADPLL이 lookup-table을 사용함으로써 1 reference cycle 의 locking time을 갖는 것을 확인하였다. 하지만, ADPLL이 동작함에 따라 chip의 온도가 상승하게 되고, 이에 따라서 DCO 내부에 있는 varactor capacitance 값이 줄어들게 되어 output frequency 에러가 발생할 수 있게 된다. 이 온도에 의한 varactor capacitance 값의 변화를 알기 위해서 TSMC 0.18um 공정을 이용하여 varactor를 chip으로 제작하였다. 이 chip을 inductor 과 연결하여 DCO의 LC tank회로를 실제로 만들었으며, 온도에 따라서 varactor capacitance 변화를 실제 측정하였다. 이 측정결과와 SPECTRE 시뮬레이션을 이용한 결과를 비교하여, 실제 chip으로 만든 DCO와 simulation 상의 DCO가 온도에 대해서 거의 동일한 특성을 가짐을 확인하였다. 위의 결과들로부터, 우리가 제안하는 ADPLL은 chip의 온도가 상승하더라도 1 reference cycle의 locking time을 가지는 것을 확인하였다.
