In this research, a new adaptive on-chip equivalent series resistance (ESR) controller scheme in power distribution network (PDN) is proposed in order to reduce the on-chip simultaneous switching noise (SSN). The proposed on-chip ESR controller scheme has an SSN monitoring block, an ESR controller digital block and an on-chip PDN block with the proposed digitally controllable series resistors. The proposed adaptive on-chip ESR is adaptively changed to reduce the on-chip SSN by using the proposed adaptive on-chip ESR controller scheme. The test chip with the test on-chip PDN, the on-chip SSN monitoring block and the digital control block is designed in a 65 nm HYNIX CMOS process and a $0.18\microm$ TSMC CMOS process. The total sizes of the test chips occupy the areas of $3000 \microm$ by $2100\microm$ and $2000 \microm$ by $1250 \microm$, respectively.
As changing the on-chip controllable ESR value, it is analyzed how the peak-to-peak SSN at the on-chip PDN is changed, by Fourier analysis. Also, the optimum controllable ESR value is obtained theoretically, as changing the pulse width and rising/falling time of the switching noise current, the off-chip inductance and on-chip capacitance. Comparing with the conventional PDN (without proposed scheme), not only peak-to-peak SSN but also switching power consumed in the PDN is able to be reduced by the proposed adaptive on-chip ESR controller scheme. Also, the applicable frequency range is analyzed for the proposed adaptive on-chip ESR controller scheme, in this research.
Finally, the proposed adaptive on-chip ESR controller scheme is successfully verified through the SSN measurements and simulated results in time domain. It is confirmed that the on-chip resonance, caused by the off-chip inductance and the on-chip capacitance of on-chip decoupling capacitor, is reduced by changing the proposed digitally controllable ESR of the on-chip decoupling capacitor. Furthermore, it is proved that the on-chip SSN is reduced by using the proposed adaptive on-chip ESR controller scheme, efficiently. It is demonstrated that the resistance of controllable ESR for the minimum peak-peak SSN voltage is successfully obtained by using the proposed adaptive on-chip ESR controller scheme.
본 연구에서, 칩 내에서 발생하는 동시 스위칭 잡음 (Simultaneous Switching Noise, SSN)을 저감하기 위해 전력 공급 회로망 (Power Distribution Network, PDN) 내부의 적응형 온-칩 등가 직렬 저항 조절 회로 (adaptive on-chip equivalent series resistance (ESR) controller scheme)를 새롭게 제안하였다. 제안한 적응형 온-칩 등가 직렬 저항 조절 회로는 동시 스위칭 잡음 측정 회로부 (SSN monitoring block), 등가 직렬 저항 회로 디지털 제어부 (ESR controller block)와 디지털적으로 제어 가능한 직렬 저항이 있는 온-칩 전력 공급 회로망으로 구성된다. 제안한 회로가 동작함으로써, 제안한 적응형 온-칩 등가 직렬 저항은 칩 내 동시 스위칭 잡음이 감소하도록 이에 적합하게 조절된다. 하이닉스 65 nm CMOS 공정과 TSMC $0.18 \microm$ CMOS 공정을 사용하여, 제안한 회로의 검증을 위해 온-칩 전력 공급 회로망, 동시 스위칭 잡음 측정 회로부와 디지털 제어부를 포함한 테스트 칩을 설계하였다. 설계한 테스트 칩의 면적은 각각 $3000\microm\times2100 \microm$, $2000\microm\times1250\microm$ 이다.
제안한 회로는 칩 내 잡음 측정과 제어 목적을 위한 아날로그-디지털 변환기 (Analog-to-Digital Converter, ADC)와 위상 고정 루프 (Phase Locked Loop, PLL) 같은 아날로그 회로뿐 아니라, 약 4000 여 개의 디지털 논리 게이트 (logic gate) 회로를 포함하고 있다. 제안한 회로의 동작을 위해 부가적인 칩 면적과 전력 소모가 필요하다. 비록 제안한 회로가 다소 복잡하고 부가적인 면적과 전력 소모를 필요로 하지만, 본 회로를 사용함으로써 동시 스위칭 잡음을 줄이고 결과적으로 전력 무결성 (Power Integrity, PI)과 전자파 적합성 (Electromagnetic Compatibility, EMC) 문제까지 줄일 수 있어, 전반적으로 상당한 시스템 성능 향상을 달성할 수 있다. 현재, 고성능 디지털 시스템은 효율적인 전력 절약을 위해 가변 동작 주파수를 사용한다. 특히 다중 코어 프로세서 (multi-core processor)의 경우, 활성 코어의 수에 따라 프로세서의 동작 주파수가 가변 한다. 이는 스위칭 잡음 또한 수시로 변할 수 있다는 것을 의미한다. 따라서, 이러한 고성능 디지털 시스템에 대해, 본 연구에서 제안한 적응형 온-칩 등가 저항 조절 회로를 적용하기에 적당할 것이다.
끝으로 본 연구에서 새로이 제안한 적응형 온-칩 등가 직렬 저항 조절 회로의 동작을 실제 제작한 테스트 칩에 대한 측정과 모의 실험 (simulation)을 통해 성공적으로 검증하였다. 그리고 제안한 회로를 통해 최적의 등가 직렬 저항 값을 얻어, 전력 공급 회로망의 병렬 공진 주파수 (parallel resonant frequency)에서의 극대 임피던스 (peak impedance)와 이와 관련된 동시 스위칭 잡음 전압을 충분히 줄일 수 있음을 확실히 검증하였다. 이때, 그 병렬 공진은 칩 외부 인덕턴스 (off-chip inductance)와 칩 내부 커패시턴스 (on-chip capacitance)의 상호 작용에 의해 발생하는 것이다. 그리고 본 연구에서 제안한 적응형 온-칩 등가 직렬 저항 조절 회로를 사용하여, 칩 내 동시 스위칭 잡음을 최소화 하기 위한 등가 직렬 저항이 최적화 되는 것을 명백히 검증하였다.
