In this research, a new modeling method for the estimation of impedance properties in a chip-package-PCB hierarchical PDN is proposed. The key approach of the proposed modeling method is to decompose the chip-package-PCB hierarchical PDN into independent structures and calculate the impedance properties of the decomposed structures independently. After decomposition and independent estimations, the impedance properties of the total structure are induced by using a segmentation method.
In order to calculate the independent structures in the chip-package-PCB hierarchical PDN, five kinds of modeling approaches are introduced. First, a modeling method to estimate impedance of a grid chip level PDN is proposed. Second, a resonant cavity model is used to represent the PDN impedance at a package level and PCB level. Third, we propose a modeling procedure to add the effect of the interlevel electromagnetic coupling between a package level and PCB level PDN. Fourth, a modeling procedure to include the fringing field effect and a new parameter of AWFF (additional width for fringing field) are introduced. Finally, lumped circuit models for the interconnections such as balls, vias and bond-wires are used as a pi-type network composed of inductors and capacitors.
In order to verify the proposed modeling method, a test vehicle by combining two chip level PDNs, two package level PDNs and a PCB level PDN has been fabricated. The proposed modeling method has been successfully verified by compared to experiments in the frequency domain from 100MHz to 20GHz. The impedance property of the chip-package-PCB hierarchical PDN is thoroughly investigated and analyzed. Especially, a mode resonance in the chip is newly observed, investigated and proposed. New analysis methods and equations for the calculation of mode resonant frequency in a grid chip level PDN are also proposed and verified.
본 연구는 칩-패키지-보드가 계층적으로 연결되어 있는 시스템 전력분배망의 임피던스 특성을 빠르고 정확하게 해석할 수 있는 새로운 모델링 방법을 제안한다. 칩-패캐지-보드의 계층적 전력 분배망의 경우 수백 nm에서 수백 mm까지의 크기를 같은 다양한 구조가 복합적으로 존재하기 때문에, multi-scale geometry 특성으로 인하여 기존의 방법으로는 시뮬레이션의 시간이 오래 걸리고 정확도가 감소하는 문제점을 가지고 있다.
본 연구에서는 새로운 방법으로 칩-패캐지-보드 계층적 전력분배망을 형성하는 각각의 구조체를 분리하고, 분리된 구조체를 독립적으로 계산하며, 최종적으로 이를 구조 분할 방법을 이용하여 연결하는 방법을 제안한다. 이 과정에서, 복잡한 형태의 필드분포를 갖기 때문에 임피던스 특성을 계산하기 어려운칩 전력분배망에 대한 새로운 모델링 방법을 제안하며, 계층적 전력분배망에서 나타날 수 있는 간섭현상에 대해 규명하고 이를 모델링 할 수 있는 방법을 새로이 제안한다. 아울러 각 구조체에서 발생할 수 있는 전파 휨효과를 고려하여 정확성을 더욱 높일 수 있는 방법을 제안한다.
제안 모델은 20GHz까지 주파수 영역에서의 측정을 통해 검증되었으며, 실험적 결과와 정확도 측면에서 우수한 결과를 나타낸다. 아울러 기존의 해석 방법들과 비교하여 시뮬레이션 시간을 크게 줄일 수 있었으며, 검증을 통해 기존의 방법과 비교하여 13.04%의 정확성 향상과 99.38%의 해석 시간 단축 효과를 얻었다.
측정을 통해 얻어진 복잡한 형태의 임피던스 특성의 물리적 의미를 정확히 분석하였으며, 이 과정에서 고주파에서 발생하는 칩 전력분배망의 공진현상에 대해 관찰, 연구, 분석하였다. 다양한 수학적 접근을 통하여 칩 전력분배망의 공진 주파수에 대하여 분석하였으며, 이를 계산할 수 있는 새로운 수식을 제안, 두 가지의 검증 구조를 이용하여 제안 수식을 성공적으로 검증하였다.
