The state-of-the-art video coding standard H.264/AVC uses the transform coding to compress video data in spatial domain. Although its complexity isn’t quite high due to integer-based arithmetic, the throughput requirement comes to increase because the H.264/AVC encoder uses ABT(Adaptive Block-Size Transform) to improve encoding performance. For real-time processing of such transform coding, this thesis proposed a high-throughput, cost-effective implementation of six different integer transforms in the H.264/AVC high-profile coders, i.e., $4\times4$ forward, $4\times4$ inverse, forward Hadamard, inverse Hadamard, $8\times8$ forward, and $8\times8$ inverse transform, all integrated as a shared hardware.
At first, the $4\times4$ multi-transform architecture which can process one of four $4\times4$ transform types within two clock cycles is proposed. The $4\times4$ transform matrices are regularized by using permutation, partitioned into $2\times2$ blocks, and factored for maximal hardware sharing between two different phases within each transform as well as among four different $4\times4$ transforms.
Secondly, the multi-transform architecture which can process any type of six different transform types is proposed. By using two types of $4\times4$ transform matrices included in a $8\times8$ transform matrix, two different $8\times8$ transforms are both described as three steps and unified with minor modification. To improve throughput of the transform, two independent $4\times4$ transform blocks within the $8\times8$ transform block operate in parallel in the $4\times4$ transform mode, while the two-stage pipelined architecture is used in the $8\times8$ transform mode.
Experimental results shows that the proposed transform has the same coding performance in terms of bitrate and PSNR as the transform in H.264/AVC reference software. Hardware implementation results show that the maximum operating frequency of the proposed multi-transform architecture is 200 MHz, which achieves 4.1 Gpixels/sec throughput rate with the hardware cost of 63618 gates using $0.18 \microm$ CMOS technology. Such high throughput makes it possible to support the mode decision including iterative transform blocks for HDTV resolutions.
이 논문은 H.264/AVC 하이프로파일 인코더에서 사용하는 정수형 변환의 성능을 극대화하기 위한 알고리즘과 구현방법에 대하여 제안하고 있다. H.264/AVC 인코더에서는 압축효율을 향상시키기 위하여 블록 크기를 선택할 수 있는 적응형 변환을 사용하는데, 이로 인하여 인코딩 시 변환 블록의 단위 시간당 처리 요구량이 폭발적으로 증가하게 된다. 다중 변환 하드웨어의 성능을 개선하기 위하여 2단계의 파이프라인 구조를 채택하여, $8\times8$ 변환 모드에서 클럭 싸이클당 32개의 픽셀을 처리할 수 있도록 설계하였다. 또한 $4\times4$ 변환 모드에서의 성능을 향상시키기 위해, 두 개의 $4\times4$ 변환 블록이 병렬로 동작할 수 있도록 하여 16개의 픽셀을 하나의 클럭 싸이클에 처리할 수 있게 하였다.
하드웨어 면적을 최소화하기 위하여, $4\times4$ 변환들은 모두 6단계로, $8\times8$ 변환들은 3단계로 수식을 분리하고, 공통된 단계들을 하나의 공유된 하드웨어 블록에서 연산될 수 있도록 설계하였다. $4\times4$ 변환 행렬은 두 가지 종류의 치환 행렬과 $2\times2$ 블록 단위 분할 및 인수분해를 이용하여 규칙적인 배열로 변형되었고, 변형된 변환행렬에서 두 가지 종류의 $2\times2$ 행렬을 추출하고 $4\times4$ 변환이 $2\times2$ 블록 단위로 연산될 수 있도록 수식을 변형,전개하였다. 6단계로 전개된 수식에서 2,3,4,5단계는 네 가지 종류의 $4\times4$ 변환에서 공통적으로 사용 가능하여 하드웨어 블록을 공유하고, 나머지 1단계와 6단계는 멀티플렉서를 사용하여 변환의 종류에 따라서 선택할 수 있도록 하였다.
$8\times8$ 변환의 구현은 확장된 변환의 개념을 사용하여 $4\times4$ 변환에서 설계한 블록을 재활용할 수 있도록 하였다. $8\times8$ 변환 행렬 내부에 포함된 두 가지 $4\times4$ 변환 행렬과 블록 단위의 곱셈을 이용하여, $8\times8$ 변환을 네가지 종류의 $4\times4$ 변환으로 분리하고 2단계의 파이프라인 구조로 $8\times8$ 변환 블록을 설계하였다.
0.18마이크로미터 CMOS 공정으로 합성하였을 때, 제안한 디자인은 63618게이트의 면적, 200MHz의 최대 동작 주파수 및 4.1기가 픽셀의 초당 처리량을 나타내었다. 이는 HDTV 해상도를 가지는 영상을 실시간으로 인코딩 가능하게 하면서, 여섯가지 변환을 각각 독립적으로 설계한 경우 대비 하드웨어의 면적을 절반이상 줄인것이다.
