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(A) digital-intensive RF sampling receiver for multi-mode multi-band applications = 다중모드 다중대역을 지원하는 디지털 RF 샘플링 수신기
서명 / 저자 (A) digital-intensive RF sampling receiver for multi-mode multi-band applications = 다중모드 다중대역을 지원하는 디지털 RF 샘플링 수신기 / Joon-Hee Lee.
저자명 Lee, Joon-Hee ; 이준희
발행사항 [대전 : 한국과학기술원, 2010].
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초록정보

This thesis introduces a digital-intensive RF sampling receiver which consists of a low-noise amplifier employing an on-chip transformer, a time-interleaved RF VCO-based analog to digital converter, and a low-jitter clock generator with an automatic frequency calibration. In addition, in order to solve the problems of the proposed clock generator, an area-efficient LC-VCO based clock generator and an injection-locked multi-modulus frequency divider are also demonstrated in the silicon. A highly linear and low noise RF front-end circuits for 2.4 GHz low-IF receiver is also implemented. Each of the chapter presented in this thesis covers a specific block associated with the digital-intensive RF sampling receiver. Firstly, this thesis presents an ultra-low jitter clock generator that employs a novel automatic frequency calibration (AFC) technique is presented. In order to achieve low jitter, the clock generator uses an LC-VCO with the 5-bit digitally controlled capacitor array. The capacitor array of the LC-VCO is controlled by a novel AFC technique that uses time-to-voltage conversion (TVC) scheme for the fast calibration time. The proposed AFC performs binary search to reduce the numbers of the frequency comparison and fine search to select an optimum tuning curve for accuracy of the frequency calibration. The clock output is taken from the output of a multi-modulus divider, which induces small variation in the loop bandwidth of the phase locked loop (PLL). A prototype chip implemented in 0.13 $\mum$ CMOS process achieves 480 MHz to 1 GHz of output frequency while consuming 22 mW from a 1.2 V supply. The measured rms jitter and frequency calibration time of the proposed clock generator are 940 fs at 600 MHz and 350 ns, respectively. These numbers are the fastest calibration time and one of the lowest jitter that have been reported in a clock generator. Secondly, an ultra low-jitter clock generator that employs an area-efficient LC-VCO is presented. In order to fully utilize the area of the on-chip inductor, the loop filter of a phase locked loop (PLL) is located underneath the inductor. A prototype chip implemented in 0.13 $\mum$ CMOS process achieves 105 MHz to 225 MHz of clock frequency while consuming 4.2 mW from 1.2 V supply. The measured rms jitter and normalized rms jitter of the proposed clock generator are 2.8 ps and 0.031 % at 105 MHz, respectively. Thirdly, a digitally controlled injection-locked multi-modulus frequency divider (ILMFD) based on a ring-oscillator using inverter chains for a small area and low power consumption. In the proposed ILMFD, division ratios of 2, 3, 4, 5 and 6 are achieved by using a programmable delay line that changes the self-oscillation frequency of the ring-oscillator. The locking range of the proposed ILMFD is improved by employing a dual-input injection scheme, which unlike previous multi-input injection schemes, does not require distinct phase inputs. A prototype chip implemented in a $0.13 \mu m$ CMOS process has an area of $35 \times 33 \mu m^2$ and operates at 5 GHz while consuming 470 $\muW$ from 1.2 V supply, where $350 \mu W$ is dissipated in the core of the ILMFD. The proposed divider is the first reported multi-modulus ILFD with digitally controlled division ratios and an in-phase dual-input injection scheme. Fourthly, a highly linear and low noise RF front-end circuits for 2.4-GHz low-IF receiver. The proposed RF front-end circuits consist of low noise amplifier (LNA) using on-chip transformer and down-conversion mixer using parasitic vertical bipolar junction transistor. By adopting these devices, both linearity and noise performance are improved. The RF front-end circuits have been implemented in $0.18 \mum$ deep n-well CMOS process. A gain of 33 dB, an $\It{IIP_3}$ of -12 dBm, and a DSB noise figure of 4.5 dB have been achieved. This chip consumes 5 mW from 1.8 V supply and occupies a chip area of $0.45 mm^2$. Lastly, as an attractive receiver architecture for multi-standards, there is a digital-intensive RF sampling receiver which places the analog-to-digital converter (ADC) closer to the antenna of the RF receiver. This receiver aims to exploit the computational power of the digital signal processors (DSPs), since signal processing for the multi-standard is much more easily done using DSPs than analog circuits in the advanced CMOS process. In this thesis, we present the digital-intensive RF sampling receiver that consists of a low noise amplifier (LNA), a time-interleaved RF VCO based ADC, and a clock divider. A prototype chip implemented in 90 nm CMOS process has a core area of $0.4mm^2$ and consumes 20 mW in 1.2V supply. The proposed LNA achieves a voltage gain of 18 dB, a noise figure of 3 dB, and $OIP_3$ -> $\It{OIP_3}$ of 22 dBm. The peak SNR at 1 MHz of bandwidth is from 50 dB to 47 dB when the range of the sampling frequency is from 1.8 GHz to 2.4 GHz. Moreover, the minimum input sensitivity of the proposed digital-intensive RF sampling receiver is -70 dBm when it is assume that the required minimum SNR in the receiver is 0 dB.

무선통신시스템이 점차 발전함에 따라 주파수 대역 (carrier frequency), 대역폭 (bandwidth) 그리고 요구되는 신호대 잡음비 (SNR) 가 모두 다른 여러 표준의 신호를 하나의 수신기만으로 처리하고자 하는 연구가 활발히 진행되고 있다. 이를 위해서는 수신기 자체 특성이 하드웨어적으로 완전히 결정되는 것이 아니라 소프트웨어적으로 필요에 따라 변환이 가능할 필요가 있다. 이러한 개념을 도입하여 소프트웨어적 수신기 (software-defined radio)의 개념이 제시되었으며, 수신기의 안테나 뒷단에 가장 기본적인 증폭기만 거친 후 바로 아날로그-디지털 변환기(ADC)를 통해 디지털 신호로 바꾸어 신호를 소프트웨어적으로 처리하는 것이 이를 실현하는 가장 기본적이고 대표적인 구조로 제시되어왔다. 본 논문에서는 Multi-Mode Multi-band Applications 을 지원할 수 있는 Digital-Intensive RF Sampling Receiver를 제안하였다. 제안된 Digital-Intensive RF Sampling Receiver 는 (1) On-chip transformer 를 적용함으로써 노이즈 잡음 특성과 선형성을 향상 시킨 저 잡음 증폭기, (2) 높은 Sampling 주파수와 1차 노이즈 Shaping 특성을 가지는 VCO-based ADC 가 Time-interleaved 되어 있는 RF ADC, (3) RF ADC 의 Low-jitter Clock 을 제공할 수 있는 Low-jitter Clock Generator 로 구성되어 있다. 본 연구에서는 제안된 Digital-Intensive RF Sampling Receiver 를 제작하고 측정을 통해서 성능을 검증하였다. 첫째로, On-chip transformer를 사용함으로써 노이즈 잡음 특성과 선형성을 향상 시킨 저 잡음증폭기를 사용하였다. Common Gate LNA 와 Common Source LNA 의 출력을 결합할 때 전력 소모가 없고 선형성이 좋은 수동소자인 On-chip transformer 를 사용하였다. 제안된 저 잡음 증폭기는 RF-ADC 의 Aliasing 문제를 해결하기 위해서 인덕터와 커패시터로 구성되어 있는 LC-Load 를 가지고 있으며 1.8 GHz 부터 2.4 GHz 까지 중심 주파수를 변화 시키기 위해서 Switched Capacitor 어레이가 사용되었다. 또한 제안된 LNA 에서 사용된 On-chip transformer 의 Current Gain 에 변화에 따른 성능 변화를 분석 하였으며 노이즈 잡음 특성과 선형성이 향상 되는 원리를 설명하였다. 제안된 LNA 은 3 dB 의 잡음 특성, 22 dBm 의 OIP3, 5.4 mW 의 전력을 소모하였으며 기존의 LNA 와 전력소모, 선형성, 노이즈 특성을 고려한 FOM 을 비교하였을 때 가장 높은 값을 나타내었다. 둘째로, RF-ADC 에서 사용되는 Low-jitter Clock 을 공급하기 위해서 LC-VCO 를 기반으로 하는 Clock Generator 를 제안하였다. 저 잡음 특성과 넓은 주파수 범위의 Clock 를 만들기 위해서 LC-VCO 와 Multi-modulus Frequency Divider 의 결합을 사용하였으며 LC-VCO 에서 사용된 Switched Capacitor Array 를 컨트롤 하기 위해서 빠른 속도와 정확한 알고리즘을 갖는 Automatic Frequency Calibration 를 제안하였다. 제안된 Clock Generator 는 1.4 ps 의 RMS Jitter 와 350 ns 의 Calibration Time 를 보여 준다. 하지만, LC-VCO 에서 사용된 인턱터로 인해서 면적이 증가하는 문제를 해결하기 위해서 인덕터 밑에 3차 Loop Filter 가 놓여져 있는 Area-Efficient LC-VCO 를 제안하였다. 또한, Multi-modulus Frequency Divider 의 전력 소모를 줄이기 위해서 Injection Locking 을 이용한 Injection-Locked Multi-modulus Frequency Divider 를 제안하였다. 제안한 Frequency Divider 에서는 Locking range 를 향상 시키기 위해서 NMOS Switch 와 Input driver 로 구성되어 있는 Dual-input Injection Scheme 를 제안하였다. 또한 2부터 6까지 Division Ratio 를 위해서 Digital Controlled scheme 이 사용되었다. 제안된 Frequency Divider 는 5 GHz 에서 470 uW 의 전력을 소모 한다. 마지막으로, 제안된 Digital-Intensive RF Sampling Receiver 의 성능과 동작을 검증하기 위해서 제안된 LNA, RF-ADC, Clock Divider 로 구성되어 있는 Digital-Intensive RF Sampling Receiver를 90 nm CMOS 를 이용해서 제작하였다. 제작된 Chip 의 면적은 $0.4 mm^2$ 이며 20 mW 의 전력을 소모 하였다. 신호의 밴드위스를 1 MHz 부터 2.3 MHz 까지 변화시키면서 제작된 Digital-Intensive RF Sampling Receiver 의 SNR 를 측정한 결과 50 dB 부터 48 dB 의 성능을 얻었다. 또한 다양한 주파수 대역을 지원하기 위해서 샘플링 주파수를 1.8 GHz 부터 2.4 GHz 까지 변화시키면서 제작된 Digital-Intensive RF Sampling Receiver의 SNR 를 측정한 결과 50 dB 부터 48 dB 의 성능을 얻었다. 제안된 Digital-Intensive RF Sampling Receiver는 저전력 및 성능 향상을 위해서 다양한 회로 기법들을 사용하였으며 제작된 칩의 성능을 바탕으로 다양한 주파수 대역에 존재하는 통신 규격들을 지원할 수 있다는 가능성을 보였다. 이러한 구조의 Digital-Intensive RF Sampling Receiver는 아직 발전단기 초기에 불과한 점으로 미루어 볼 때, 본 논문에서 이론적 그리고 측정결과를 통해 확인된 몇 가지 취약점들을 보완하여 보다 더 발전된 형태로 설계된다면 현재보다도 훨씬 더 우수한 성능을 보일 수 있을 것이며, 이를 기반으로 하여 소프트웨어적 수신기의 현실화도 기대할 수 있을 것이다.

서지기타정보

서지기타정보
청구기호 {DEE 10029
형태사항 xiii, 151 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 이준희
지도교수의 영문표기 : Seong-Hwan Cho
지도교수의 한글표기 : 조성환
학위논문 학위논문(박사) - 한국과학기술원 : 전기 및 전자공학과,
서지주기 Reference: p. 145-151
주제 RF
Receiver
LNA
RF ADC
digital RX
수신기
아날로그 디지털 컨버터
저 잡음 증폭기
디지털 수신기
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